MOSFET及其形成方法技术

一种MOSFET及其形成方法，其中，MOSFET包括：衬底，所述衬底表面具有栅极结构；位于所述栅极结构两侧和底部的衬底内的通道，在与栅极结构对应的通道底部具有脊；填充所述通道的应力层。本发明专利技术实施例的MOSFET应力层内部没有空隙或空洞，本发明专利技术实施例的MOSFET形成方法良率高。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及MOSFET及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展，因此， MOSFET (金属-氧化层-半导体场效晶体管，Metal-Oxide-Semiconductor Field-Effect Transistor,M0SFET)的栅极变得越来越细且长度变得比以往更短。为了获得较好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能。该技术的一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高载流子(η-沟道晶体管中的电子，P-沟道晶体管中的空穴)迁移率，就能提闻驱动电流。应力技术在NMOS晶体管内形成张应力衬垫层(tensile stress liner),在PMOS 晶体管内形成压应力衬垫层(compressive stress liner),从而增大了 PMOS晶体管和 NMOS晶体管的驱动电流，提闻了电路的响应速度。据研究，使用应力技术的集成电路能够带来24 %的速度提升。在公开号为US2010/0151648A1的美国专利文件中披露了一种应力MOSFET的形成方法，包括如下步骤请参考图I，提供衬底100，所述衬底100内形成有多个浅沟槽隔离结构(Shallow Trench Isolation, STI) 101,在衬底100表面形成栅极结构102 ；请参考图2，在栅极结构102两侧的所述衬底100内形成凹陷区域(recessed region) 110,且形成贯通所述凹陷区域110的隧道(the tunnel) 111 ；请参考图3，形成填充所述凹陷区域110和隧道111的应力层120。但是，采用现有工艺形成的MOSFET性能低下，且工艺良率低。
技术实现思路
本专利技术解决的问题是性能高的MOSFET及良率高的MOSFET形成方法。为解决上述问题，本专利技术提供一种MOSFET形成方法，包括提供衬底，所述衬底表面具有栅极结构；在栅极结构两侧和底部的衬底内形成通道，在与栅极结构对应的通道底部具有脊；形成填充所述通道的应力层。可选的，所述脊具有相交第一表面和第二表面，所述第一表面和第二表面的晶向为(111)。可选的，具有脊的通道的形成工艺为采用摩尔浓度为I %至5%的TMAH溶液，刻蚀温度为30度，刻蚀晶向为(100)的硅衬底。可选的，所述脊的截面为三角形。可选的，所述通道包括位于栅极结构两侧开口，位于所述栅极结构底部的且贯通所述开口的隧道。可选的，所述应力层的形成工艺参数为反应气体采用硅源气体和锗源气体，反应气体还包括HCl和氢气，反应温度为600-1000度，反应腔室压强为5-40托，其中硅源气体为SiH4或二氯二氢硅、锗源气体为GeH4，且硅源气体流量为30-400sCCm，锗源气体流量为 2_20sccm, HCl 流量为 20-200sccm,氧气流量为 O. lslm_50slm。本专利技术还提供一种M0SFET，包括衬底，所述衬底表面具有栅极结构；位于所述栅极结构两侧和底部的衬底内的通道，在与栅极结构对应的通道底部具有脊；填充所述通道的应力层。可选的，所述脊具有相交第一表面和第二表面，所述第一表面和第二表面的晶向为(111)。可选的，所述脊的截面为三角形。可选的，所述通道包括位于栅极结构两侧开口，位于所述栅极结构底部的且贯通所述开口的隧道。可选的，所述应力层材料为SiGe或SiC。与现有技术相比，本专利技术具有以下优点本专利技术实施例的MOSFET的形成方法在所述通道内形成脊，使得后续采用外延工艺填充应力层时，应力层生长均一性高，形成的应力层内部没空隙或空洞。进一步的，所述脊具有相交第一表面和第二表面，所述第一表面和第二表面的晶向为(111)，开口的硅表面的晶向为(100)，不同位置的晶向进一步优化了不同位置的沉积速率，使得外延工艺窗口增大，外延工艺难度更低，填充形成的应力层质量更高。本专利技术实施例的提供的MOSFET应力层内部没空隙或空洞。附图说明图I至图3是现有应力MOSFET的形成方法过程示意图4是本专利技术实施例的MOSFET的形成方法流程示意图5至图8是本专利技术实施例的MOSFET的形成方法过程示意图。具体实施方式由
技术介绍
可知，采用现有工艺形成的应力MOSFET性能低下，且MOSFET形成方法良率低，为此，本专利技术的专利技术人经过大量研究，发现造成力MOSFET性能低下且MOSFET形成方法良率低的原因为在所述凹陷区域110和隧道111填充的应力层120内具有空隙或空洞(void)，使得应力层120 (通常为外延的SiGe或SiC)性能低下。专利技术人进一步研究发现，造成应力层120内部具有空隙或空洞的原因在于应力层120需要填充所述凹陷区域110和隧道111，而所述应力层120通常采用外延工艺，而外延工艺在所述凹陷区域110的沉积速率比所述隧道111的沉积速率快，使得所述凹陷区域 110填充满应力层120时，所述隧道111却没有填充满，而外延工艺的沉积气体需要通过所述凹陷区域110进入到所述隧道111，当所述凹陷区域110填充满应力层时，沉积气体就无法到达所述隧道111，使得位于隧道111的应力层120具有空隙或空洞。进一步的，所述凹陷区域110的形成工艺为等离子体刻蚀，然后采用湿法工艺沿所述凹陷区域110去除栅极结构102底部的衬底100，形成隧道111，采用上述方法形成的所述通道111在位于栅极结构102底部具有圆弧状凸起或者不规则形状体，使得后续采用外延工艺形成应力层120时填充更加困难，填充工艺难度大，从而较易在应力层120内形成空隙或空洞(void) ο为此，本专利技术的专利技术人提出一种MOSFET的形成方法，请参考图4，包括步骤S101，提供衬底，所述衬底表面具有栅极结构；步骤S102，在栅极结构两侧和底部的衬底内形成通道，在与栅极结构对应的通道底部具有脊；步骤S103，形成填充所述通道的应力层。具体地，所述脊具有相连第一表面和第二表面，所述第一表面和第二表面的晶向为(111)。本专利技术实施例的MOSFET的形成方法在所述通道内形成脊，所述脊具有相交第一表面和第二表面，所述第一表面和第二表面的晶向为(111)，使得后续采用外延工艺填充应力层时，应力层生长均一性高，形成的应力层内部没空隙或空洞。专利技术人还提供一种MOSFET，包括衬底，所述衬底表面具有栅极结构；位于所述栅极结构两侧和底部的衬底内的通道，在与栅极结构对应的通道底部具有脊；填充所述通道的应力层。本专利技术实施例的MOSFET的应力层内部没空隙或空洞。下面结合附图对本专利技术MOSFET的形成方法做详细的说明，图5至图8是本专利技术 MOSFET的形成方法的一实施例示意图。请参考图5，提供衬底200，所述衬底200表面具有栅极结构210。所述衬底200材料为Si、氮化镓、砷化镓；所述衬底200可以为η型衬底或ρ型衬底；所述衬底200还可以为绝缘层上的硅(SOI)，所述衬底200为(100)的衬底。所述衬底200形成有多个浅沟槽隔离结构201，在本实施例中，仅示范出2个浅沟槽隔离结构201。在相邻2个浅沟槽隔离结构201隔离的衬底200表面形成有栅极结构210，所述栅极结构21本文档来自技高网...

【技术保护点】
一种MOSFET的形成方法包括：提供衬底，所述衬底表面具有栅极结构；其特征在于，还包括：在栅极结构两侧和底部的衬底内形成通道，在与栅极结构对应的通道底部具有脊；形成填充所述通道的应力层。

【技术特征摘要】

【专利技术属性】
技术研发人员：洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：