沟槽式功率半导体元件及其制造方法技术

一种沟槽式功率半导体元件，具有一第一导电型的轻掺杂基板、至少二个沟槽、一栅极结构、一第二导电型的阱区、一第一导电型的第一掺杂区、至少二个沟槽底部重掺杂区、一接触窗与一导电结构，其中，沟槽位于所述轻掺杂基板上；并且，这些沟槽中包括至少一个栅极沟槽；栅极结构位于前述栅极沟槽内；阱区环绕栅极结构；第一掺杂区是位于所述阱区上方；沟槽底部重掺杂区形成于这些沟槽的底部，并且这个沟槽底部重掺杂区是互相连接；接触窗位于轻掺杂基板上，并与前述沟槽保持一预设距离；导电结构填入接触窗，以电性连接沟槽底部重掺杂区。本发明专利技术提出一种沟槽式功率半导体元件以及此沟槽式功率半导体元件的制造方法，简化了制造工艺，降低了制造成本。

【技术实现步骤摘要】

本专利技术涉及一种功率半导体元件及其制造方法，特别涉及一种。
技术介绍
平面型功率半导体元件(例如功率金氧半场效晶体管(MOSFET))将栅极设置于基板表面，其电流通道沿着平行基材表面的走向流动，会占据基板的面积，而导致相邻单元(cell)的间隔距离无法任意缩减。相较之下，沟槽式功率半导体元件将 栅极设置于沟槽内，使电流通道改为垂直走向，因而可以缩短单元间的间隔距离，提高集成度(integration)。图I为一典型沟槽式金氧半场效晶体管的剖面示意图。如图I所示，此沟槽式金氧半场效晶体管具有一 N型重掺杂基板10 (以N+示意為N型重掺杂)、一 N型轻掺杂外延层12(以N-示意為N型轻掺杂)、多个栅极沟槽14、多个栅极结构16、多个P型阱区17、多个源极掺杂区18与一层间介电层19。其中，N型轻掺杂外延层12位于N型重掺杂基板10上，栅极沟槽14位于N型轻掺杂外延层12中。栅极结构16位于栅极沟槽14内。P型阱区17位于N型轻掺杂外延层12的上部分，并且环绕栅极沟槽14。栅极结构16的周围包覆有一栅极介电层15，借以与P型阱区17及N型轻掺杂外延层12相区隔。源极掺杂区18位于P型阱区17的表面层，并且环绕栅极沟槽14。层间介电层19覆盖于栅极结构16上方。此层间介电层19内并制造有多个源极接触窗，以裸露源极掺杂区18。一般而言，此沟槽式金氧半场效晶体管的源极电压通过一形成于层间介电层19上方的源极金属层(图未示)施加于源极掺杂区18，栅极电压通过一形成于层间介电层19上方的栅极金属层(图未示)施加于栅极结构16，漏极电压则是通过一形成于N型重掺杂基板10下方的漏极金属层(图未示)施加于N型重掺杂基板10。因此，芯片封装时需同时连接基板上下表面的电极，而造成封装技术上的限制。由此可见，如何简化现有的沟槽式功率半导体元件的结构与制造方法，是本
一个重要的课题。
技术实现思路
本专利技术的主要目的是提出一种沟槽式功率半导体元件以及此沟槽式功率半导体元件的制造方法，可以简化制造工艺，降低制造成本。为达到上述目的，本专利技术提供一种沟槽式功率半导体元件。此沟槽式功率半导体元件具有一第一导电型的轻掺杂基板、至少二个沟槽、一栅极结构、一第二导电型的阱区、一第一导电型的第一掺杂区、至少二个沟槽底部重掺杂区、一接触窗与一导电结构。其中，沟槽位于所述轻掺杂基板上。并且，这些沟槽中包括至少一个栅极沟槽。栅极结构位于前述栅极沟槽内。阱区环绕栅极结构。表面掺杂区则是位于所述阱区上方。沟槽底部重掺杂区形成于这些沟槽的底部，并且这个沟槽底部重掺杂区互相连接。接触窗位于轻掺杂基板上，并与前述沟槽保持一预设距离。导电结构填入接触窗，以电性连接沟槽底部重掺杂区。换句话说，本专利技术提供一种沟槽式功率半导体元件，包括一第一导电型的轻掺杂基板；至少二个沟槽，位于所述轻掺杂基板上，所述沟槽包括至少一个栅极沟槽；一栅极结构，位于所述栅极沟槽内；一第二导电型的阱区，环绕所述栅极结构；一第一导电型的第一掺杂区，位于所述阱区上方；至少二个沟槽底部重掺杂区，形成于所述沟槽底部，并且所述沟槽底部重掺杂区互相连接；一接触窗，位于所述轻掺杂基板上，并与所述沟槽保持一预设距离；以及一导电结构，填入所述接触窗以电性连接所述沟槽底部重掺杂区。在本专利技术的一实施例中，前述沟槽包括至少一个第一沟槽与至少一第二沟槽，第一沟槽用以容纳一栅极导线，第二沟槽用以容纳一终端结构。在本专利技术的一实施例中，更包括一第一导电型的接触窗底部重掺杂区形成于接触窗底部，导电结构通过此接触窗底部重掺杂区电性连接至沟槽底部重掺杂区。在本专利技术的一实施例中，更包括至少二个重掺杂磊晶结构，分别填入沟槽的一下 部分，以形成相对应的沟槽底部重掺杂区于轻掺杂基板内。在本专利技术的一实施例中，更包括至少二个第二导电型的重掺杂磊晶结构，分别填入沟槽的一下部分，栅极结构位于此重掺杂磊晶结构上方。在本专利技术的一实施例中，接触窗与沟槽的开口位于轻掺杂基板的一上表面。在本专利技术的一实施例中，接触窗位于轻掺杂基板的一侧边。在本专利技术的一实施例中，沟槽底部重掺杂区为第一导电型，以制造一功率金氧半场效晶体管。在本专利技术的一实施例中，沟槽底部重掺杂区为第二导电型，以制造一绝缘栅极双极晶体管。依据前述槽式功率半导体元件，本专利技术亦提供一制造方法。此制造方法至少包括下列步骤一种沟槽式功率半导体元件的制造方法，至少包括下列步骤(a)提供一第一导电型的轻掺杂基板；(b)形成至少二个沟槽于轻掺杂基板上，这些沟槽包括至少一个栅极沟槽；(c)形成一接触窗于轻掺杂基板上；(d)形成至少二个沟槽底部重掺杂区于相对应的沟槽底部；(e)施以热扩散制造工艺使沟槽底部重掺杂区互相连接；(f)形成一栅极结构于栅极沟槽内；(g)形成一第二导电型的阱区环绕栅极结构；(h)形成一第一导电型的第一掺杂区于阱区上方；以及(i)填入一导电结构于接触窗内，以电性连接沟槽底部重掺杂区。本专利技术所提供的沟槽式功率半导体元件的制造方法，可以省却外延层的制造，有助于降低制造成本；并且源极导电结构、栅极导电结构与漏极导电结构，均位于基板的上表面，有利于后续的封装工艺的进行；可以缩短阱区与导电通道区间的轻掺杂区的厚度，有助于降低导通电阻。关于本专利技术的优点与精神可以借助于以下的专利技术详述及所附附图得到进一步的了解。附图说明图I为一典型沟槽式金氧半场效晶体管的剖面示意图；图2A至图2G为本专利技术沟槽式金氧半场效晶体管的制造方法的第一实施例；图3A与图3B为本专利技术沟槽式金氧半场效晶体管的制造方法的第二实施例；图4A与图4B为本专利技术沟槽式金氧半场效晶体管的制造方法的第三实施例；图5A与图5B为本专利技术沟槽式金氧半场效晶体管的制造方法和的第四实施例；图6为本专利技术应用于绝缘栅极双极晶体管的一较佳实施例；图7为本专利技术沟槽式金氧半场效晶体管的漏极接触窗的设置位置的一较佳实施例。主要元件附图标记说明重掺杂基板10轻掺杂外延层12栅极沟槽14栅极介电层15栅极结构16阱区17源极掺杂区18层间介电层19轻掺杂基板110图案层115栅极沟槽122第一沟槽124第二沟槽126接触窗128沟槽底部重掺杂区132，232，532接触窗底部重掺杂区134，534导电通道区130，530栅极结构ΙδΟ，250, 350,450栅极导线160，260，360,460终端结构170，270，370,470阱区152表面惨杂区154,554重掺杂区156层间介电层180导电结构192，194，196，592，594，596重掺杂磊晶结构231磊晶结构336厚氧化层440导电结构442介电层443元件区Al导线区Α2终端区A具体实施例方式本专利技术的沟槽式功率半导体元件的主要技术特征是通过沟槽底部重掺杂区的制造，取代传统制造方法所需的重掺杂基板，同时可以省却形成重掺杂基板上的外延层，借以达到简化结构，降低制造成本的目的。图2A至图2G为本专利技术沟槽式功率半导体元件的制造方法的第一实施例。本实施例以一功率金氧半场效晶体管为例。但是，本专利技术并不限于此。本专利技术亦可适用于其他功率半导体元件，如绝缘栅极双极性晶体管(IGBT)的制造。如图2A所示，首先，不同于传统的金氧半场效晶体管的制造方法，于一N型重掺杂基板上制作N型外延层作为底材，本实施例直接利用一本文档来自技高网...

【技术保护点】
一种沟槽式功率半导体元件，其特征在于，包括：一第一导电型的轻掺杂基板；至少二个沟槽，位于所述轻掺杂基板上，所述沟槽包括至少一个栅极沟槽；一栅极结构，位于所述栅极沟槽内；一第二导电型的阱区，环绕所述栅极结构；一第一导电型的第一掺杂区，位于所述阱区上方；至少二个沟槽底部重掺杂区，形成于所述沟槽底部，并且所述沟槽底部重掺杂区互相连接；一接触窗，位于所述轻掺杂基板上，并与所述沟槽保持一预设距离；以及一导电结构，填入所述接触窗以电性连接所述沟槽底部重掺杂区。

【技术特征摘要】

【专利技术属性】
技术研发人员：蔡依芸，张渊舜，涂高维，
申请(专利权)人：科轩微电子股份有限公司，
类型：发明
国别省市：