半导体元件及其制造方法技术

本发明专利技术公开了一种半导体元件的制造方法。于基底上形成堆栈层。图案化堆栈层，以形成沿着第一方向延伸的多个堆栈结构，相邻的两个堆栈结构之间具有沿着第一方向延伸的沟道，每一沟道具有多个宽部和多个窄部。宽部沿着第二方向的最大宽度大于窄部沿着第二方向的最大宽度。形成电荷储存层，以覆盖宽部的底表面与侧壁及填满窄部。形成导体层，以填满宽部。另提供一种由上述方法所制成的半导体元件。

【技术实现步骤摘要】

本专利技术是有关于一种半导体元件及其制造方法。
技术介绍
随着半导体元件的集成化，为了达到高密度以及高效能的目标，在制造半导体元件时，倾向形成向上堆栈的结构，以更有效利用晶圆面积。因此，具有高深宽比(high aspect ratio)的半导体结构经常出现在小尺寸元件中。制造上述具有高深宽比的半导体结构，通常会进行多次的刻蚀，以形成不同图案的材料层。然而，由于尺寸微小化，造成对准不易、刻蚀工艺不易掌控或刻蚀后图形产生形变，甚至导致结构倒塌，而可能影响半导体元件工艺的良率。因此，如何减少刻蚀工艺的次数，及降低刻蚀后图形产生形变或结构倒塌的现象，为当前所需研究的课题。
技术实现思路
本专利技术提供一种半导体元件的制造方法，可减少刻蚀工艺的次数，并降低刻蚀后图形产生形变或结构倒塌的现象。本专利技术提供一种半导体元件的制造方法，其包括以下步骤。于基底上形成堆栈层。图案化堆栈层，以形成沿着第一方向延伸的多个堆栈结构，相邻的两个堆栈结构之间具有沿着第一方向延伸的沟道，每一沟道具有相互交替的多个宽部和多个窄部，其中宽部沿着第二方向的最大宽度大于窄部沿着第二方向的最大宽度。形成电荷储存层，以覆盖宽部的底表面与侧壁及填满窄部。形成导体层，以填满宽部。在本专利技术的一实施例中，上述宽部沿着第二方向的最大宽度为窄部沿着第二方向的最大宽度的2-5倍。在本专利技术的一实施例中，上述宽部的形状包括圆形、椭圆形、正方形、
矩形、菱形或其组合。在本专利技术的一实施例中，上述电荷储存层为复合层，复合层包括氧化物层、氮化物层或其组合。在本专利技术的一实施例中，上述堆栈层包括导体层、介电层或其组合。在本专利技术的一实施例中，上述沟道上的每一宽部在第二方向与相邻的沟道上的每一宽部的排列方式包括并排排列、交替排列或其组合。本专利技术又提供一种半导体元件，半导体元件包括基底、堆栈结构、电荷储存层以及导体层。上述堆栈结构，位于基底上相邻的两个堆栈结构之间具有沿着第一方向延伸的沟道，每一沟道具有相互交替的多个宽部和多个窄部，其中宽部沿着第二方向的最大宽度大于窄部沿着第二方向的最大宽度。电荷储存层，覆盖宽部的底表面与侧壁及填满窄部。导体层，填满宽部。在本专利技术的一实施例中，上述宽部沿着第二方向的最大宽度为窄部沿着第二方向的最大宽度的2-5倍。在本专利技术的一实施例中，上述宽部的形状包括圆形、椭圆形、正方形、矩形、菱形或其组合。在本专利技术的一实施例中，上述电荷储存层为复合层，复合层包括氧化物层、氮化物层或其组合。在本专利技术的一实施例中，上述堆栈结构包括导体层、介电层或其组合。在本专利技术的一实施例中，上述沟道上的每一宽部在第二方向与相邻的沟道上的每一窄部的排列方式包括并排排列、交替排列或其组合。基于上述，本专利技术通过形成具有不同宽度的宽部与窄部的沟道，以利后续于沟道中形成电荷储存层时，于宽部形成电荷储存层的同时，于窄部所形成的电荷储存层能直接做为绝缘层，之后便不需再额外进行形成绝缘层的工艺。藉此可减少工艺的程序，进而降低刻蚀后图形产生形变或结构倒塌的现象。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1A至图1E为依照本专利技术的一实施例所绘示的半导体元件的制造方法的上视图。图2A至图2E为沿图1A至图1E的A-A’线所绘示的半导体元件的制造方法的剖面示意图。图3、图4以及图5为依照本专利技术的数种实施例所绘示的半导体元件的上视图。【符号说明】10：基底11：堆栈层12：堆栈结构14：导体层16：介电层18：硬掩模层22：电荷储存层23：凹槽24：导体层30：宽部40：窄部100、200、300：半导体元件D1、D2、D3：方向T：沟道w1、w2、w3、w4：宽度t1：厚度A-A’：线具体实施方式图1A至图1E为依照本专利技术的一实施例所绘示的半导体元件的制造方法的上视示意图。图2A至图2E为沿图1A至图1E的A-A’线所绘示的半导体元件的制造方法的剖面示意图。图3、图4以及图5为依照本专利技术的数种实施例所绘示的半导体元件的上视图。请同时参照图1A和图2A，首先提供基底10。基底10可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。基底10的材质例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种物质所构成的材质或任何适合用于本专利技术工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘层上硅(silicon on insulator，SOI)基底。基底10例如是硅或硅化锗。请同时参照图1B和图2B，于基底10上形成堆栈层11。堆栈层11例如是包括多层导体层14以及多层介电层16所构成。堆栈层11例如是以多层导体层14与多层介电层16以相互交替的方式往基底10上方堆栈构成。在一实施例中，堆栈层11例如是8层、16层、32层或更多层堆栈构成，但本专利技术不以此为限。导体层14的材料包括未掺杂的半导体或是经掺杂的半导体，例如是多晶硅或是掺杂的多晶硅。导体层14的厚度例如是介于200埃至600埃之间。导体层14的形成方法包括化学气相沉积法。在一实施例中，导体层14例如是做为半导体元件100的位线或字线。介电层16的材料包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。介电层16的厚度例如是介于200埃至600埃之间。介电层16的形成方法例如是热氧化法或化学气相沉积法。请继续参照图1B和图2B，堆栈层11可以选择性地更包括形成硬掩模层18。硬掩模层18例如是位于堆栈层11的最上层，但本专利技术不以此为限。硬掩模层18可为单层或多层。硬掩模层18的材料例如是氧化硅、氮化硅或其他合适的材料。形成硬掩模层18的方法包括化学气相沉积法或有机金属化学气相沉积法(MOCVD)。请同时参照图1C和图2C，图案化堆栈层11，以形成沿着第一方向D1延伸的多个堆栈结构12。图案化堆栈层11的方法例如是光刻与刻蚀法。刻蚀法例如是干式刻蚀法。干式刻蚀法可以是溅射刻蚀、反应性离子刻蚀等。相邻两个堆栈结构12之间具有沿着第一方向D1延伸的沟道T。每一条沟道T具有彼此相互交替的多个宽部30和多个窄部40。从半导体元件100的上视角度所看到的平面(第一方向D1和第二方向D2所构成的平面)，宽部30的形状可以是矩形(图1E)、圆形(图3)、椭圆形(图4，长轴在第一方向D1；图5，长轴在第二方向D2)、正方形、菱形或其组合；窄
部40的形状可以是矩形(图1E、图3-4)、正方形、瓶状或其组合。但本专利技术不以此为限。从第二方向D2和第三方向D3所构成的平面来看，宽部30和窄部40的剖面形状可为任意形状，例如是V型、U型、菱形或其组合。宽部30沿着第二方向D2的最大宽度w1大于窄部40沿着第二方向D2的最大宽度w2。在一实施例中，宽部30沿着第二方向D2的最大宽度w1为窄部40沿着第二方向D2的最大宽度w2的2-5倍。在另一实施例中，窄部40沿着第二方向D2的最大宽度w2小于或等于之后形成的电荷储存层22沿着第三方向D3的厚度t1的2倍(请参照下述图2D)。第一方向D1与第二方向D2不同。第三方向D3与第一方向D1不同且与第二方向D2不同。举例来说，第一方向D1与第二方向D2实质上垂直；第一方向D1本文档来自技高网...

【技术保护点】
一种半导体元件的制造方法，包括：于一基底上形成一堆栈层；图案化该堆栈层，以形成沿着一第一方向延伸的多个堆栈结构，相邻的两个堆栈结构之间具有沿着一第一方向延伸的一沟道，每一沟道具有相互交替的多个宽部和多个窄部，其中这些宽部沿着一第二方向的最大宽度大于这些窄部沿着该第二方向的最大宽度；形成一电荷储存层，以覆盖这些宽部的底表面与侧壁及填满这些窄部；以及形成一导体层，以填满这些宽部。

【技术特征摘要】
1.一种半导体元件的制造方法，包括：于一基底上形成一堆栈层；图案化该堆栈层，以形成沿着一第一方向延伸的多个堆栈结构，相邻的两个堆栈结构之间具有沿着一第一方向延伸的一沟道，每一沟道具有相互交替的多个宽部和多个窄部，其中这些宽部沿着一第二方向的最大宽度大于这些窄部沿着该第二方向的最大宽度；形成一电荷储存层，以覆盖这些宽部的底表面与侧壁及填满这些窄部；以及形成一导体层，以填满这些宽部。2.根据权利要求1所述的半导体元件的制造方法，其中这些宽部沿着该第二方向的最大宽度为这些窄部沿着该第二方向的最大宽度的2-5倍。3.根据权利要求1所述的半导体元件的制造方法，其中这些宽部的形状包括圆形、椭圆形、正方形、矩形、菱形或其组合。4.根据权利要求1所述的半导体元件的制造方法，其中该电荷储存层为一复合层，该复合层包括氧化物层、氮化物层或其组合。5.根据权利要求1所述的半导体元件的制造方法，其中该堆栈层包括导体层、介电层或其组合。6.根据权利要求1所述的半导体元件的制造方法，其中每一沟道上的每一宽部在该第二方向与相邻的每一沟道...

【专利技术属性】
技术研发人员：詹耀富，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71