半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种能够实现在维持低通态电阻的状态下提高耐压的半导体装置及其制造方法。实施方式涉及的半导体装置具备第一半导体区域、第二半导体区域、第三半导体区域、控制电极、第一主电极、内部电极和绝缘区域。控制电极设置在沟槽的内侧。第一主电极与第三半导体区域导通，设置在沟槽的外侧。内部电极设置在沟槽内，与第一主电极导通。绝缘区域设置在沟槽内壁与第一主电极之间以及沟槽内壁与内部电极之间。内部电极具有包含在比控制电极靠沟槽底面侧的第一区域中的第一内部电极部、和包含在第一区域与第一主电极之间的第二区域中的第二内部电极部。第一内部电极部与沟槽内壁之间的间隔，比第二内部电极部与沟槽内壁之间的间隔宽。

【技术实现步骤摘要】

本文中描述的实施方式主要涉及。
技术介绍
根据对半导体装置的高效率化和节能化的要求，需要其小型化、高耐压化和低 通态电阻化。例如，在槽形栅型的 MOSFET(Metal Oxide Semiconductor Field EffectTransistor :金属氧化物半导体场效应型晶体管)中，在对源-漏间施加电压时，使漂移层耗尽化来确保耐压。期望在半导体装置中维持低通态电阻的状态下进一步提高耐压。
技术实现思路
本专利技术的实施方式提供一种能够实现在维持低通态电阻的状态下提高耐压的。本实施方式涉及的半导体装置具备第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、控制电极、第一主电极、内部电极和绝缘区域。上述第二半导体区域设置在上述第一半导体区域的主面上。上述第三半导体区域设置在上述第二半导体区域之上。上述控制电极设置在贯通上述第三半导体区域和上述第二半导体区域直至上述第一半导体区域的沟槽的内侧，在沿上述主面的第一方向上延伸。上述第一主电极与上述第三半导体区域导通，设置在上述沟槽的外侧。上述内部电极与上述第一主电极导通，在上述沟槽的内侧，与上述控制电极相间隔地设置。上述绝缘区域设置在上述沟槽内壁与上述第一主电极之间、以及上述沟槽内壁与上述内部电极之间。上述内部电极具有第一内部电极部和第二内部电极部。上述第一内部电极部在上述沟槽的内侧，设置在比上述控制电极靠沟槽的底面侧的第一区域。上述第二内部电极部在上述沟槽的内侧，设置在上述第一区域与上述第一主电极之间的第二区域。在沿上述主面的方向中，在与上述第一方向正交的第二方向上，上述第一内部电极部与上述沟槽内壁之间的间隔，比上述第二内部电极部与上述沟槽内壁之间的间隔宽。根据本专利技术的实施方式，能够提供一种能够实现在维持低通态电阻的状态下提高耐压的。附图说明图I是例示第一实施方式涉及的半导体装置的结构的示意图。图2是第一实施方式涉及的半导体装置的模式平面图。图3是说明内部电极与沟槽之间的间隔的示意图。图4(a) 图5(b)是例示沟槽和电场分布的示意图。图6(a) 图8(f)是例示半导体装置的制造方法的示意剖视图。图9是说明第三实施方式涉及的半导体装置的示意剖视图。 图10是说明第四实施方式涉及的半导体装置的示意剖视图。具体实施例方式以下，基于附图说明本专利技术的实施方式。再有，附图是示意性的或概念性的图，各部分的厚度与宽度的关系、部分间的大小比系数等，未必与现实相同。此外，即使在表示相同部分时，有时也根据附图而相互的尺寸和比系数被不同地表示。此外，在本说明书和各图中，关于已出现过的附图，对与前面相同的要素标记相同的符号，并适当省略详细的说明。此外，在以下说明中，作为一例，举出了设第一导电型为η型、第二导电型为P型的具体例。(第一实施方式)图I是例示第一实施方式涉及的半导体装置的结构的示意图。图2是第一实施方式涉及的半导体装置的示意平面图。首先，基于图2说明本实施方式涉及的半导体装置110的平面结构。如图2所示，半导体装置110具备单元区域A和包围单元区域A的终端区域B。单元区域A包含发挥半导体器件作用的器件部100。器件部100的控制电极50在单元区域A内沿主面延伸。在此，设控制电极50延伸的方向为Y轴方向(第一方向)。此外，设沿主面的方向中与Y方向正交的方向为X轴方向(第二方向)。此外，设与X轴和Y轴正交的方向为Z轴方向(第三方向)。此外，设Z轴方向中的、从第一半导体区域10朝向第二半导体区域20的方向为上(上侧)，其反向为下(下侧)。在单元区域A内，在X轴方向上以规定间隔形成多条控制电极50。控制电极50设置在在Y轴方向上延伸的沟槽15内。在图2所示的例子中，在I个沟槽15内示出了 I个控制电极50，但也可以在I个沟槽15内设置多个(例如2个)控制电极50。在终端区域B中设置保护环电极201。将保护环电极201设置成包围单元区域A的周围。根据需要设置有多条保护环电极201。在最外周的保护环电极201的外侧设置有EQPR(Equivalent Potential Ring :等效电位环)电极 202。下面，基于图I说明实施方式涉及的半导体装置110的剖面结构。图I中示出了在X轴方向上切断图2例示的控制电极50的一部分并在Y轴方向上观察的剖面。半导体装置110具备第一导电型的第一半导体区域10、第二导电型的第二半导体区域20、第一导电型的第三半导体区域30、控制电极50、第一主电极60、内部电极62和绝缘区域40。实施方式涉及的半导体装置110是槽形栅型的MOSFET。第一半导体区域10是例如n型漂移层。将第一半导体区域10形成在例如由η+型(杂质浓度比η型高)硅构成的衬底11之上。在第一半导体区域10的主面IOa上设置第二半导体区域20。第二半导体区域20是例如P型基层。在第二半导体区域20之上设置有第三半导体区域30。第三半导体区域30是例如η.型源层。在该第一半导体区域10、第二半导体区域20和第三半导体区域30中形成有沟槽15。沟槽15沿Z轴方向从第三半导体区域30到第一半导体区域10的中途为止加以设置。控制电极50是例如栅电极。将控制电极50设置在沟槽15的内侧，沿Y轴方向延伸。在图I例示的半导体装置110中，在I个沟槽15的内侧设置有2条控制电极50。与第二半导体区域20的从沟槽15的内壁15a露出的部分相对置地配置控制电极50。在控制电极50与沟槽15的内壁15a之间设置有绝缘区域40。该绝缘区域40发挥栅绝缘膜的作用。第一主电极60是例如源电极。第一主电极60与第三半导体区域30导通,设置在沟槽15的外侧。即，第一主电极60被设置在沟槽15之上，隔着绝缘区域40与控制电极50相分离。内部电极62与第一主电极60导通。S卩，内部电极62与第一主电极60同电位。在沟槽15的内侧，与控制电极50相间隔地设置内部电极62。内部电极62具有在沟槽15内设置得比控制电极50靠沟槽15的底面15b侧的部分。内部电极62在沟槽15内保持与控制电极50之间的间隔的状态下，在Y轴方向上延伸。在半导体装置110中，内部电极62具有第一内部电极部621和第二内部电极部622。第一内部电极部621在沟槽15的内侧，设置在比控制电极50靠沟槽15的底面15b侧的第一区域Al。第二内部电极部622在沟槽15的内侧，设置在第一区域Al与控制电极50之间的第二区域A2。在图I例示的内部电极62中，在Z轴方向上，从控制电极50的位置开始直到比第二内部电极部622的位置靠沟槽15的底面15b侧为止，以第一长度形成第一内部电极部621。将第一内部电极部621配置在例如沟槽15内的中央部。从而，第一内部电极部621的底面15b侧的一部分包含在第一区域Al中。在Z轴方向上，以比第一长度短的第二长度形成第二内部电极部622。将第二内部电极部622在第二区域A2内配置在第一内部电极部621与沟槽15的内壁15a之间。在沟槽15内，与第一内部电极部621相间隔地设置第二内部电极部622。此外，在图I例示的半导体装置110中，在X轴方向上相对置的沟槽15的各内壁15a与第一内部电极部621之间，分别设置有第二内部电极部622。此外，在半导体装置110中，例如在衬底1本文档来自技高网...

【技术保护点】

【技术特征摘要】
2011.03.24 JP 066544/20111.一种半导体装置，其特征在于，具备 第一导电型的第一半导体区域； 第二导电型的第二半导体区域，设置在上述第一半导体区域的主面上； 第一导电型的第三半导体区域，设置在上述第二半导体区域之上； 控制电极，设置在贯通上述第三半导体区域和上述第二半导体区域直至上述第一半导体区域的沟槽的内侧，在沿上述主面的第一方向上延伸； 第一主电极，与上述第三半导体区域导通，设置在上述沟槽的外侧； 内部电极，与上述第一主电极导通，在上述沟槽的内侧，与上述控制电极相间隔地设置；和 绝缘区域，设置在上述沟槽内壁与上述第一主电极之间、以及上述沟槽内壁与上述内部电极之间， 上述内部电极具有 第一内部电极部，在上述沟槽的内侧，设置在比上述控制电极靠上述沟槽的底面侧的第一区域；和 第二内部电极部，在上述沟槽的内侧，设置在上述第一区域与上述第一主电极之间的第二区域， 在沿上述主面的方向中，在与上述第一方向正交的第二方向上，上述第一内部电极部与上述沟槽内壁之间的间隔，比上述第二内部电极部与上述沟槽内壁之间的间隔宽。2.根据权利要求I所述的半导体装置，其特征在干， 在上述第一内部电极部与上述沟槽内壁之间，与上述第一内部电极部相间隔地设置有上述第二内部电极部。3.根据权利要求I所述的半导体装置，其特征在干， 上述第一内部电极部配置在上述沟槽的中央部分， 上述第二内部电极部分别设置在上述第二方向上相对置的上述沟槽的各内壁与上述第一内部电极部之间。4.根据权利要求2所述的半导体装置，其特征在干， 沿着与上述主面正交的第三方向，以第一长度设置上述第一内部电极部， 沿着上述第三方向，以比上述第一长度短的第二长度设置上述第二内部电极部。5.根据权利要求I所述的半导体装置，其特征在干， 上述第二内部电极部与上述沟槽内壁之间的沿上述第一方向的间隔，比上述控制电极与上述沟槽内壁之间的沿上述第一方向的间隔宽。6.根据权利要求I所述的半导体装置，其特征在干， 在对上述控制电极施加了电压的情况下，在沿着与上述主面正交的第三方向的上述第一半导体层内部的电场强度分布中，至少设置有3个峰。7.根据权利要求I所述的半导体装置，其特征在干， 上述第一内部电极部与上述沟槽内壁之间的沿上述第二方向的间隔，沿着与上述主面正交的第三方向，随位置而阶段性或连续性地变化。8.根据权利要求I所述的半导体装置，其特征在干， 上述第二内部电极部与上述沟槽内壁之间的沿上述第二方向的间隔，沿着与上述主面正交的第三方向，随位置而阶段性或连续性地变化。9.根据权利要求I所述的半导体装置，其特征在干， 还具备第二主电极，该第二主电极设置在上述第一半导体层的与上述主面相反的一侦れ10.根据权利要求I所述的半导体装置，其特征在干， 与上述第二内部电极部一体地形成上述第一内部电极部。11.根据权利要求10所述的半导体装置，其特征在干， 上述第二内部电极部与上述沟槽内壁之间的沿上...

【专利技术属性】
技术研发人员：野津哲郎，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：