半导体装置及其制造方法制造方法及图纸

本发明专利技术提供了一种半导体装置及其制造方法，所述半导体装置包括交替并竖直地堆叠在基板上的多个第一绝缘层和多个第二层。所述多个第二层中的每个第二层包括通过第二绝缘层水平分离的水平电极。接触塞贯穿所述多个第一绝缘层和所述多个第二层中的第二绝缘层。

Semiconductor device and method of manufacturing the same

The present invention provides a semiconductor device and a method of manufacturing the semiconductor device including a plurality of first insulating layers and a plurality of second layers stacked alternately and vertically on a substrate. Each of the second layers of the second includes a horizontal electrode that is horizontally separated through the second insulating layer. The contact plug passes through the second insulating layer in the plurality of first insulating layer and the plurality of second layers.

【技术实现步骤摘要】
半导体装置及其制造方法本申请是申请日为2013年07月11日、申请号为201310289922.4、题为“半导体装置及其制造方法”的专利申请的分案申请。
本专利技术构思涉及一种半导体装置，更具体地说，涉及一种垂直型半导体装置及其制造方法。
技术介绍
为了满足优异的性能和低成本而已经使半导体装置高度集成。存储装置的集成密度对于决定产品的价格是很重要的因素。在传统的二维(2D)存储装置中，集成密度主要通过存储单元的占用面积来决定，存储单元的占用面积受精细图案形成技术的水平影响。然而，通过高成本的设备执行的这种精细图案形成技术会限制2D半导体存储装置的集成密度。为了克服这些限制，已经提出了包括三维布置的存储单元的三维(3D)存储装置。然而，对于大量生产3D存储装置，需要相对于2D存储装置减少每比特的制造成本并获得可靠的产品特性的工艺技术。
技术实现思路
根据本专利技术构思的示例性实施例，半导体装置包括竖直堆叠在基板上的多个水平电极。多个第一绝缘层均设置在所述多个水平电极中的相应的一对水平电极之间。多个第二绝缘层均设置在所述多个第一绝缘层中的相应的一对第一绝缘层之间并与所述多个水平电极中的相应的一个水平电极设置在同一竖直平面。接触结构贯穿第一绝缘层和第二绝缘层。接触结构与第一绝缘层和第二绝缘层接触。根据本专利技术构思的示例性实施例，半导体装置包括设置在基板上的堆叠结构。堆叠结构包括顺序地依次堆叠的四个或更多个第一绝缘层和四个或更多个第二绝缘层。接触结构贯穿堆叠结构。四个或更多个水平电极在第一绝缘层之间延伸。第一绝缘层和第二绝缘层与接触结构接触。第一绝缘层与第二绝缘层包括不同的材料。根据本专利技术构思的示例性实施例，在基板上交替地堆叠多个第一绝缘层和多个第二绝缘层。通过局部地蚀刻所述多个第二绝缘层使在所述多个第二绝缘层之间形成空间。所述空间被所述多个第一绝缘层和所述多个第二绝缘层的剩余部分限制。在所述空间中设置水平电极。接触结构贯穿所述多个第一绝缘层和所述多个第二绝缘层的剩余部分。根据本专利技术构思的示例性实施例，半导体装置包括交替并竖直地堆叠在基板上的多个第一绝缘层和多个第二层。所述多个第二层均包括与第二绝缘层水平分离的水平电极。接触塞贯穿所述多个第一绝缘层和所述多个第二层的第二绝缘层。附图说明通过参照本专利技术构思的附图对本专利技术构思的示例性实施例进行的详细描述，本专利技术构思的这些和其它特征将变得更加清楚，附图中：图1是示出根据本专利技术构思的示例性实施例的半导体装置的框图；图2是示意性地示出图1的存储单元阵列的框图；图3是示出根据本专利技术构思的示例性实施例的半导体装置及其制造方法的平面图；图4至图11是沿图3的线A-A'和线B-B'截取的剖视图。图12是示出根据本专利技术构思的示例性实施例的半导体装置及其制造方法的平面图；图13是沿图12的线A-A'和线B-B'截取的剖视图；图14是示出根据本专利技术构思的示例性实施例的半导体装置及其制造方法的平面图；图15是沿图14的线A-A'和线B-B'截取的剖视图。图16至图19是示出根据本专利技术构思的一些示例性实施例的形成剩余绝缘层的工艺的平面图；图20至图21是示出根据本专利技术构思的示例性实施例的形成剩余绝缘层的工艺的平面图；图22是示出根据本专利技术构思的示例性实施例的半导体装置及其制造方法的平面图；图23至图25是沿图22的线A-A'和线B-B'截取的剖视图；图26和图27是示出沿图3的线A-A'和线B-B'截取的根据本专利技术构思的示例性实施例的形成第一导电区域的工艺的剖视图；图28和图29是示出沿图3的线A-A'和线B-B'截取的根据本专利技术构思的示例性实施例的形成第一导电区域的工艺的剖视图；图30A至图30D是示出根据本专利技术构思的一些示例性实施例的存储元件的剖视图；图31A至图31D是示出根据本专利技术构思的示例性实施例的存储元件的剖视图；图32是示出根据本专利技术构思的示例性实施例的导电线之间的互连的示例的平面图；图33和图35是沿图32的线A-A'截取的剖视图，图34和图36是沿图32的线B-B'截取的剖视图；图37是示出根据本专利技术构思的示例性实施例的导电线之间的互连的示例的平面图；图38和图40是沿图37的线A-A'截取的剖视图，图39和图41是沿图37的线B-B'截取的剖视图；图42和图43是示出根据本专利技术构思的示例性实施例的导电线之间的互连的示例的平面图；图44是示出根据本专利技术构思的示例性实施例的存储单元区域和焊盘接触区域的平面图；图45是沿图44的线C-C'截取的剖视图；图46和图47是示出根据本专利技术构思的示例性实施例的形成焊盘接触区域和外围电路区域的工艺的剖视图；图48是示出根据本专利技术构思的示例性实施例的包括半导体装置的存储系统的示例的示意性框图；图49是示出根据本专利技术构思的示例性实施例的包括半导体装置的存储卡的示例的示意性框图；图50是示出根据本专利技术构思的示例性实施例的包括半导体装置的信息处理系统的示例的示意性框图。具体实施方式将参照附图来更详细地描述本专利技术构思的示例性实施例。然而，本专利技术构思可以以不同的形式实施，并且不应该被解释为局限于在此阐述的实施例；当然，提供的这些示例性实施例使得本公开将完全且完整，而且会将示例实施例的构思充分地传达给本领域的普通技术人员。在图中，为清晰起见，夸大层和区域的厚度。在整个说明书和附图中，相同的标号表示相同的元件，因此将省略对它们的描述。将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接或结合到所述另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，则不存在中间元件。如这里使用的，术语“和/或”包括一个或多个相关列出项的任意和所有组合。用来描述元件或层之间的关系的其它词语以相似的方式(例如，“在……之间”对“直接在……之间”、“邻近”对“直接邻近”、“在……上”对“直接在……上”)来解释。将理解的是，尽管在这里可使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。为了易于描述如附图所示的一个元件或特征与其它元件或特征的关系，这里可以使用诸如“在……之下”、“在……下方”、“下面的”、“在……上方”和“上面的”等空间相对术语。将理解的是，除了附图中描绘的方位之外，空间相对术语还意在包含装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将随后位于其它元件或特征“上方”。因此，示例性术语“在……下方”可包含“在……上方”和“在……下方”两种方位。该装置可被另外定位(旋转90度或在其它方位)并相应地解释这里使用的空间相对描述符。这里使用的术语仅出于描述具体实施例的目的，并不意图限制示例实施例。除非上下文另外明确指出，否则如这里所使用的单数形式“一个”、“一种”和“该”也意图包括复数形式。如这里使用的，术语“和/或”包括一个或多个相关列出项的任意和所有组本文档来自技高网...

【技术保护点】
一种半导体装置，所述半导体装置包括：多个水平电极，竖直地堆叠在基板上；多个第一绝缘层，每个第一绝缘层设置在所述多个水平电极中的相应的一对水平电极之间；多个第二绝缘层，每个第二绝缘层设置在所述多个第一绝缘层中的相应的一对第一绝缘层之间并与所述多个水平电极中的相应的一个水平电极设置在同一竖直平面；接触结构，贯穿第一绝缘层和第二绝缘层，其中，接触结构与第一绝缘层和第二绝缘层接触。

【技术特征摘要】
2012.07.11 KR 10-2012-00755951.一种半导体装置，所述半导体装置包括：多个水平电极，竖直地堆叠在基板上；多个第一绝缘层，每个第一绝缘层设置在所述多个水平电极中的相应的一对水平电极之间；多个第二绝缘层，每个第二绝缘层设置在所述多个第一绝缘层中的相应的一对第一绝缘层之间并与所述多个水平电极中的相应的一个水平电极设置在同一竖直平面；接触结构，贯穿第一绝缘层和第二绝缘层，其中，接触结构与第一绝缘层和第二绝缘层接触。2.如权利要求1所述的半导体装置，其中，所述多个第二绝缘层与所述多个第一绝缘层中的相应的一对第一绝缘层接触。3.如权利要求1所述的半导体装置，其中，所述多个第二绝缘层具有相对于所述多个第一绝缘层的蚀刻选择性。4.如权利要求3所述的半导体装置，其中，所述多个第一绝缘层包括硅氧化物层，所述多个第二绝缘层包括硅氮化物层、硅氮氧化物层或多晶硅层。5.如权利要求1所述的半导体装置，其中，接触结构包括金属层、金属硅化物层或导电金属氮化物层。6.如权利要求1所述的半导体装置，所述半导体装置还包括设置在基板中的第一导电区域，其中，接触结构连接到第一导电区域。7.如权利要求6所述的半导体装置，其中，第一导电区域与基板具有相同导电类型的杂质，并且第一导电区域的杂质浓度比基板的杂质浓度大。8.如权利要求6所述的半导体装置，其中，第一导电区域为金属层、金属-金属硅化物层和导电金属氮化物层中的至少一种。9.如权利要求1所述的半导体装置，其中，接触结构包括彼此分隔开并沿所述多个第二绝缘层延伸所沿的方向布置的多个接触塞。10.如权利要求1所述的半导体装置，其中，接触结构是线形状的，其中，接触结构与基板接触并沿所述第二绝缘层延伸所沿的方向延伸。11.如权利要求1所述的半导体装置，所述半导体装置还包括贯穿电极结构的多个分离层，其中，所述多个水平电极在所述多个分离层之间水平地分离，其中，所述多个分离层沿所述多个第二绝缘层延伸所沿的方向延伸。12.如权利要求11所述的半导体装置，所述半导体装置还包括设置在基板中的多个共源线，其中，所述多个共源线中的每个共源线与所述多个分离层中的相应的一个分离层叠置。13.如权利要求11所述的半导体装置，其中，所述分离层包括第一分离层和第二分离层，其中，所述多个第二绝缘层设置在第一分离层和第二分离层之间，并且其中，第一分离层和第二绝缘层之间的距离与第二分离层和第二绝缘层之间的距离基本相同。14.如权利要求11所述的半导体装置，其中，所述多个分离层将所述多个第一绝缘层水平地分成第一多个子介电层和第二多个子介电层，其中，所述多个第二绝缘层填充第一多个子介电层中的相对应的一对子介电层之间的区域的一部分，所述多个水平电极填充所述区域的剩余部分。15.如权利要求14所述的半导体装置，其中，第一多个子介电层的宽度比第二多个子介电层的宽度大。16.如权利要求1所述的半导体装置，其中，所述多个第二绝缘层均具有围绕接触结构的侧壁的环状结构。17.如权利要求1所述的半导体装置，其中，所述半导体装置还包括：单元柱，贯穿所述多个水平电极和所述多个第一绝缘层；以及多个存储元件，插入在单元柱和所述多个水平电极之间。18.如权利要求17所述的半导体装置，其中，所述多个水平电极部分地插入在单元柱和所述多个第二绝缘层之间。19.如权利要求17所述的半导体装置，其中，所述多个水平电极围绕单元柱的侧壁。20.如权利要求17所述的半导体装置，所述半导体装置还包括：接触连接线，设置在接触结构上、沿第二绝缘层延伸所沿的方向延伸，其中，接触连接线电连接到接触结构。21.如权利要求20所述的半导体装置，所述半导体装置还包括：位线，设置在接触连接线上方并与接触连接线交叉，其中，接触连接线电连接到至少一条位线。22.如权利要求20所述的半导体装置，其中，单元柱设置在位线下方，并且位线电连接到接触连接线。23.如权利要求17所述的半导体装置，所述半导体装置包括：位线，被设置成与单元柱叠置以延伸跨过第二绝缘层，其中，接触结构电连接到位线。24.如权利要求17所述的半导体装置，其中，单元柱包括半导体层，所述多个存储元件均包括电荷存储层、位于电荷存储层和水平电极之间的阻挡绝缘层、位于电荷存储层和单元柱之间的隧道绝缘层。25.如权利要求17所述的半导体装置，其中，单元柱包括导电层，存储元件为可变电阻图案。26.一种半导体装置，所述半导体装置包括：堆叠结构，设置在基板上，堆叠结构包括顺序地依次堆叠的四个或更多个第一绝缘层和四个或更多个第二绝缘层；接触结构，贯穿堆叠结构；以及四个或更多个水平电极，在第一绝缘层之间延伸，其中，第一绝缘层和第二绝缘层与接触结构接触，其中，第一绝缘层与第二绝缘层包括不同的材料。27.如权利要求26所述的半导体装置，所述半导体装置...

【专利技术属性】
技术研发人员：沈善一，赵源锡，李云京，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR