半导体元件及其制造方法技术

本发明专利技术公开了一种半导体元件及其制造方法，该方法包括：在基底上形成多个鳍状结构，上述鳍状结构之间具有沟道；以及进行循环工艺至少2次。上述循环工艺包括：沉积工艺以及刻蚀工艺。沉积工艺是在上述沟道中填入第一导体材料层，上述第一导体材料层覆盖上述鳍状结构的顶部以及侧壁。刻蚀工艺是移除部分上述第一导体材料层。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，该方法包括：在基底上形成多个鳍状结构，上述鳍状结构之间具有沟道；以及进行循环工艺至少2次。上述循环工艺包括：沉积工艺以及刻蚀工艺。沉积工艺是在上述沟道中填入第一导体材料层，上述第一导体材料层覆盖上述鳍状结构的顶部以及侧壁。刻蚀工艺是移除部分上述第一导体材料层。【专利说明】
本专利技术是有关于一种。
技术介绍
随着半导体元件的集成化，为了达到高密度W及高效能的目标，在制造半导体 元件时，倾向形成向上堆找的结构，W更有效利用晶圆面积。因此，具有高深宽比（hi曲 aspect ratio)的半导体结构经常出现在小尺寸元件中。举例而言，上述半导体结构例如是 包括高深宽比的沟道。 一般而言，在制造上述元件时包括将导体层填入高深宽比的沟道。然而，由于导体 层本身的沟填（gap filling)能力不佳，因此容易在沟道中形成分散不均的孔桐（void)， 造成半导体元件在电性测试时有不良的影响。并且，上述孔桐会使得沟道两旁产生不平衡 的应力，造成沟道之间的半导体结构产生微变形（microbending)，进而导致后续光刻工艺 上对准（alignment)的困难度增加。因此，如何避免在高深宽比的沟道中产生孔桐，W及防 止半导体结构产生微变形的现象，为当前所需研究的课题。
技术实现思路
本专利技术提供一种半导体元件的制造方法，可有效避免在将导体材料填入高深宽比 的沟道时形成分散不均的孔桐。 阳〇化]本专利技术提供一种半导体元件的制造方法，包括：在基底上形成多个罐状结构W及 进行至少2次循环工艺，W形成第一导体层。上述罐状结构之间具有沟道。上述每一循环 工艺包括：沉积工艺W及刻蚀工艺。沉积工艺是在上述沟道中填入第一导体材料层。上述 第一导体材料层覆盖上述罐状结构的顶部W及侧壁。刻蚀工艺是移除部分上述第一导体材 料层。上述第一导体层的第一厚度调整至小于上述第一导体层的第二厚度。上述第一厚度 为位于上述罐状结构的上部侧壁的上述第一导体层的厚度，上述第二厚度为位于上述罐状 结构的下部侧壁的上述第一导体层的厚度。 在本专利技术的一实施例中，在进行上述循环工艺之后更包括：在上述沟道中填入第 二导体材料层。 在本专利技术的一实施例中，进行上述循环工艺后，上述第一导体层的厚度由上述罐 状结构的下部侧壁至上述罐状结构的上部侧壁递减。 在本专利技术的一实施例中，进行上述循环工艺后，上述第一导体层的表面与上述基 底的表面之间的第一夹角小于上述罐状结构的侧壁与上述基底的表面之间的第二夹角。 本专利技术提供一种半导体元件，包括：基底、多个罐状结构W及第一导体层。上述罐 状结构位于上述基底上。上述第一导体层覆盖上述罐状结构的侧壁。上述第一导体层的第 一厚度小于上述第一导体层的第二厚度。上述第一厚度为位于上述罐状结构的上部侧壁的 上述第一导体层的厚度，上述第二厚度为位于上述罐状结构的下部侧壁的上述第一导体层 的厚度。 在本专利技术的一实施例中，每一罐状结构包括：条状层；W及电荷储存层，覆盖上述 条状层的顶部W及侧壁。 在本专利技术的一实施例中，每一罐状结构包括：堆找层；W及电荷储存层。每一堆找 层包括交互堆找的至少一第二导体层W及至少一介电层。电荷储存层，覆盖上述堆找层的 顶部W及侧壁。 在本专利技术的一实施例中，上述半导体元件更包括：第二导体层，覆盖上述第一导体 层的表面W及上述电荷储存层的顶部。 在本专利技术的一实施例中，上述第一导体层的厚度由上述罐状结构的下部侧壁至上 述罐状结构的上部侧壁递减。 在本专利技术的一实施例中，上述第一导体层的表面与上述基底的表面之间的第一夹 角小于上述罐状结构的侧壁与上述基底的表面之间的第二夹角。 本专利技术又提供一种半导体元件的制造方法，包括：在基底上形成多个罐状结构，上 述罐状结构之间具有沟道；在上述沟道中填入导体层，上述导体层包括多个导体材料层，且 覆盖上述罐状结构的顶部W及侧壁；W及将至少一导体材料层的第一厚度调整至小于上述 导体材料层的第二厚度，其中上述第一厚度为位于上述罐状结构的上部侧壁的上述导体材 料层的厚度，上述第二厚度为位于上述罐状结构的下部侧壁的上述导体材料层的厚度。 在本专利技术的一实施例中，将上述第一厚度与上述第二厚度之间的差值调整至大于 IA且小于10房。 在本专利技术的一实施例中，上述导体材料层的厚度由上述罐状结构的下部侧壁至上 述罐状结构的上部侧壁递减。 在本专利技术的一实施例中，上述导体材料层的表面与上述基底的表面之间的第一夹 角小于上述罐状结构的侧壁与上述基底的表面之间的第二夹角。 基于上述，本专利技术通过使覆盖罐状结构侧壁的第一导体材料层的第一厚度（位于 罐状结构的上部侧壁的第一导体材料层的厚度）小于导体材料层的第二厚度（位于上述罐 状结构的下部侧壁的上述第一导体材料层的厚度），可有效避免在将导体材料填入高深宽 比的沟道时形成分散不均的孔桐，进而改善半导体元件的电性表现。 为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式 作详细说明如下。【附图说明】 图IA为依照本专利技术的一实施例所绘示的半导体元件的上视示意图。 阳02引图IB为沿图IA的A-A'线所绘示的半导体元件的剖面示意图。 图2为依照本专利技术的另一实施例所绘示的半导体元件的剖面示意图。 图3A至图3F为依照本专利技术的一实施例所绘示的半导体元件的制造方法的剖面示 意图。图4A至图4B为依照本专利技术的另一实施例所绘示的半导体元件的制造方法的剖面 示意图。【符号说明】 10 :基底 12、12a、16、16a :介电层 14、14a、32b、38、40a :导体层 18、18a:堆找层 20、20a:硬掩模层 阳0巧 22、22a:电荷储存层 32、40、32a :导体材料层 38a :条状层 阳03引 50:图案化的光刻胶层 100、200、300、400 :半导体元件 101、201 :罐状结构 A-A，：线 阳0例 C :转角部 D1、D2:方向 W41] T :沟道 W创 tl :厚度 阳043] t2 :厚度 0 1 :夹角 0 2 :夹角 0 3 :夹角【具体实施方式】 图IA为依照本专利技术的一实施例所绘示的半导体元件的上视示意图。图IB为沿图 IA的A-A'线所绘示的半导体元件的剖面示意图。 请参照图IA W及图1B，半导体元件100包括基底10、图案化的介电层12曰、多个 罐状结构101、多个导体层32b W及多个导体层40a。基底10可包括半导体材料、绝缘体材 料、导体材料或上述材料的任意组合。基底10的材质例如是选自于由Si、Ge、SiGe、GaP、 GaAs、SiC、SiGeCJnAs与InP所组成的群组中的至少一种物质所构成的材质或任何适合用 于本专利技术工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘体上娃 (silicon on insulator, SOI)基底。基底10例如是娃或娃化错。 图案化的介电层12a位于基底10上。介电层12a包括氧化物、氮化物、氮氧化物或 是介电常数小于4的低介电常数材料。在一实施例中，介电层12a例如是底氧化层化Ottom oxide layer, BOX)。介电层12a的厚度例如是介于3000A至4000A之间。 多个罐状结构101位于介电层12a上。本文档来自技高网...

【技术保护点】
一种半导体元件的制造方法，包括：在一基底上形成多个鳍状结构，这些鳍状结构之间具有一沟道；以及进行至少2次循环工艺，以形成一第一导体层，其中该每一循环工艺包括：一沉积工艺，在该沟道中填入一第一导体材料层，该第一导体材料层覆盖这些鳍状结构的顶部以及侧壁；以及一刻蚀工艺，移除部分该第一导体材料层，其中该第一导体层的一第一厚度调整至小于该第一导体层的一第二厚度，其中该第一厚度为位于这些鳍状结构的上部侧壁的该第一导体层的厚度，该第二厚度为位于这些鳍状结构的下部侧壁的该第一导体层的厚度。

【技术特征摘要】

【专利技术属性】
技术研发人员：江圳陵，郑俊民，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71