半导体集成器件及其制造方法技术

一种半导体集成器件及其制造方法，其中半导体集成器件包括：衬底；覆盖所述衬底的介质层；位于所述介质层内的第一开口和第二开口；位于第一区域内有源区表面的金属栅极结构，所述金属栅极结构包括：位于第一开口底部和侧壁的高k栅介质层，位于高k栅介质层表面并填充所述第一开口的金属栅电极；位于第二区域内STI区表面的电容，所述电容包括：位于所述第二区域内STI区表面的所述多晶硅层，位于所述第二开口底部和侧壁的高k电容介质层，位于高k电容介质层表面并填充所述第二开口的金属电容电极。本发明专利技术的制造方法工艺步骤简单，本发明专利技术的半导体集成器件集成度高。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及。
技术介绍
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展，即半导体器件的特征尺寸(⑶，Critical Dimension)越小,而半导体芯片的集成度越高。随着半导体器件的特征尺寸(CD, Critical Dimension)越小,半导体芯片的集成度越高，在单位面积上需要形成的单元数量和类型也越来越多，从而对半导体工艺要求也·越来越高。如何合理安排各种不同单元的位置、以及利用各单元的制造的共同点来节约半导体工艺步骤成为现在研究的热点。在公开号为US20110031585A1的美国专利文件中，披露了一种半导体集成器件结构，请参考图1，包括衬底100，所述衬底100内形成有STI结构101和被STI结构隔离的有源区102，所述衬底100包括MM电容区域I、与MM电容区域I相邻的NFET区域II和与NFET区域II相邻的PFET区域III ;位于衬底100NFET区域II的有源区102表面的NMOS结构，所述NMOS结构包括位于衬底100NFET区域II表面的第一栅介质层110，位于所述第一栅介质层110表面的第一金属层120,位于所述第一金属层120表面的第一多晶娃层130，第一金属硅化物层140 ;位于衬底100PFET区域III的有源区102表面的PMOS结构，所述PMOS结构包括位于衬底100PFET区域III表面的第二栅介质层210，位于所述第二栅介质层210表面的第二金属层220,位于所述第二金属层220表面的第二多晶娃层230,第二金属硅化物层240 ;位于所述MM电容区域I STI结构101表面的MM电容结构，所述MIM电容结构包括位于所述MM电容区域ISTI结构101表面的第三介质层310，位于第三介质层310表面的第三金属层320,位于第三金属层320表面的第四介质层330,位于第三介质层330表面的第五金属层340,位于第五金属层340表面的第三多晶娃层350,位于第三多晶娃层350表面的第三金属娃化物层261。在上述的半导体集成器件结构制备过程中，MIM电容结构的第三介质层310、第一栅介质层110、第二栅介质层210位于同一层且采用同一沉积刻蚀工艺形成，节约工艺步骤。但是，随着半导体工艺进一步发展，需要集成度高、工艺步骤更节约的半导体集成器件结构制造方法。
技术实现思路
本专利技术解决的问题是提供一种集成度高、工艺步骤更节约的半导体集成器件制造方法和半导体集成器件。为解决上述问题，本专利技术提供一种半导体集成器件制造方法，包括提供衬底，所述衬底内具有STI区和被STI区隔离的有源区，所述衬底具有第一区域和与第一区域对应的第二区域；在同一形成工艺中，在所述第一区域的有源区表面形成伪栅结构，在所述第二区域的STI区表面形成多晶硅层；在衬底表面形成与伪栅结构和多晶硅层齐平的介质层；在同一去除工艺中去除所述多晶硅栅极和部分所述多晶硅层，形成第一开口和第二开口，所述第一开口暴露出所述有源区表面，所述第二开口暴露出所述STI区表面；在同一形成工艺中，形成位于所述第一开口底部和侧壁的高k栅介质层、以及位于所述第二开口的底部和侧壁的高k电容介质层；在同一形成工艺中，在所述高k栅介质层表面形成填充所述第一开口的金属栅电极、以及在所述高k电容介质层表面形成填充第二开口的金属电容电极。可选的，所述多晶硅层与伪栅结构的多晶硅栅极的形成工艺为化学气相沉积或原子层堆积。可选的，所述高k栅介质层和所述高k电容介质层的材料为Hf02、HfSi02、HfSiN0、La203、ZrO2> Ta205 或 Al2O30可选的，所述金属栅电极和金属电容电极为单一覆层或多层堆叠。·可选的，所述金属栅电极和金属电容电极的材料为Al、W、Ag、Cu、Au、TiN, TaN, Ti或Ta。可选的，当所述金属栅电极和金属电容电极为多层堆叠时，所述金属栅电极和金属电容电极包括位于所述高k栅介质层表面和所述高k电容介质层表面的调节功函数金属层和位于调节金属层表面的电极金属层。可选的，所述调节功函数金属层材料为TiC、TiAl、TiN、Ti、Ta、或Pt ;所述电极金属层材料为 Al、W、Ag、Cu、Au、TiN, TaN, Ti 或 Ta。可选的，所述去除工艺为等离子体刻蚀或湿法刻蚀。可选的，当去除工艺为等离子体刻蚀时，等离子体刻蚀采用含Cl2或F的刻蚀气体；当去除工艺为湿法刻蚀时，湿法刻蚀采用TMAH或NH3 · H2O作为刻蚀剂。本专利技术还提供一种半导体集成器件，包括衬底，所述衬底内具有STI区和被STI区隔离的有源区，所述衬底具有第一区域和与第一区域对应的第二区域；覆盖所述衬底的介质层；位于所述介质层内的第一开口和第二开口，所述第一开口暴露出有源区，所述第二开口暴露出STI区；位于第一区域内有源区表面的金属栅极结构，所述金属栅极结构包括位于第一开口底部和侧壁的高k栅介质层，位于高k栅介质层表面并填充所述第一开口的金属栅电极；位于第二区域内STI区表面的电容，所述电容包括位于所述第二区域内STI区表面的所述多晶硅层，位于所述第二开口底部和侧壁的高k电容介质层，位于高k电容介质层表面并填充所述第二开口的金属电容电极。可选的，所述高k栅介质层和所述高k电容介质层的材料为Hf02、HfSi02、HfSiN0、La203、ZrO2> Ta205 或 Al2O30可选的，所述金属栅电极和金属电容电极为单一覆层或多层堆叠。可选的，所述金属栅电极和金属电容电极的材料为Al、W、Ag、Cu、Au、TiN, TaN, Ti或Ta。可选的，当所述金属栅电极和金属电容电极为多层堆叠时，所述金属栅电极和金属电容电极包括位于所述高k栅介质层表面和所述高k电容介质层表面的调节功函数金属层和位于调节金属层表面的电极金属层。可选的，所述调节功函数金属层材料为TiC、TiAl、TiN、Ti、Ta、或Pt ;所述电极金属层材料为 Al、W、Ag、Cu、Au、TiN, TaN, Ti 或 Ta。可选的，所述金属电容电极顶部、所述多晶硅层顶部、和所述金属栅电极顶部位于同一平面。与现有技术相比，本专利技术具有以下优点本专利技术实施例的半导体集成器件制造方法同时形成MOS的金属栅极和电容，且金属栅极和电容的多个结构在同一工艺步骤中完成，工艺步骤简单，制造成本低。本专利技术实施例的半导体集成器件集成度高，进一步的，所述金属电容电极顶部、所述多晶硅层顶部、和所述金属栅电极顶部位于同一平面，节约后续制造工艺步骤，制造成本低。附图说明图I是现有的半导体集成器件结构剖面示意图；图2是本专利技术实施例的半导体集成器件的制造方法的流程示意图；图3至图9是本专利技术实施例的半导体集成器件的制造方法的过程剖面示意图。具体实施例方式随着半导体器件的特征尺寸(CD, Critical Dimension)越小,半导体芯片的集成度越高，在单位面积上需要形成的单元数量和类型也越来越多，从而对半导体工艺要求也越来越高。如何合理安排各种不同单元的位置、以及利用各单元的制造的共同点来节约半导体工艺步骤成为现在研究的热点。本专利技术的专利技术人经过大量的实验，提供一种半导体集成器件的制造方法，请参考图2本文档来自技高网...

【技术保护点】
一种半导体集成器件制造方法，包括：提供衬底，所述衬底内具有STI区和被STI区隔离的有源区，所述衬底具有第一区域和与第一区域对应的第二区域；其特征在于，还包括：在同一形成工艺中，在所述第一区域的有源区表面形成伪栅结构，在所述第二区域的STI区表面形成多晶硅层；在衬底表面形成与伪栅结构和多晶硅层齐平的介质层；在同一去除工艺中去除所述多晶硅栅极和部分所述多晶硅层，形成第一开口和第二开口，所述第一开口暴露出所述有源区表面，所述第二开口暴露出所述STI区表面；在同一形成工艺中，形成位于所述第一开口底部和侧壁的高k栅介质层、以及位于所述第二开口的底部和侧壁的高k电容介质层；在同一形成工艺中，在所述高k栅介质层表面形成填充所述第一开口的金属栅电极、以及在所述高k电容介质层表面形成填充第二开口的金属电容电极。

【技术特征摘要】

【专利技术属性】
技术研发人员：洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：