半导体器件的形成方法技术

一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的衬底；在衬底上分别形成位于第一区域及第二区域的栅极结构；形成第一侧墙及第二侧墙，所述第一侧墙覆盖第一区域的衬底表面、栅极结构两侧及表面，所述第二侧墙覆盖第二区域的衬底表面、栅极结构两侧及表面；图案化刻蚀所述第二侧墙及衬底，在所述第二侧墙两侧的衬底内形成开口，并在所述开口内形成外延层；其中，在形成所述外延层前，还包括对所述第一侧墙进行尖峰退火或者毫秒退火工艺，以提高所述第一侧墙的密度，降低第一侧墙的刻蚀率。本发明专利技术通过尖峰退火或者毫秒退火工艺提高第一侧墙的密度，进而提高在同衬底上形成外延层时NMOS和PMOS的工艺选择比。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种。
技术介绍
众所周知，机械应カ可以改变硅材料的能隙和载流子迁移率，最近，机械应カ在影响MOSFET性能方面扮演了越来越重要的角色 。如果可以适当控制应力，从而提高载流子(η-沟道晶体管中的电子，P-沟道晶体管中的空穴)迁移率，提高驱动电流，因而应カ可以较大地提高晶体管的性能。以PMOS晶体管为例，首先在需要形成源区和漏区的区域形成外延层，如硅锗外延层，然后再进行掺杂形成PMOS晶体管的源区和漏区，形成硅锗外延层是为了引入硅和硅锗(SiGe)之间晶格失配形成的压应力，进ー步提高压应力，提高晶体管的性能。公开号为CN1011700060A的中国专利申请中提供了一种在源漏区域采用硅锗(SiGe)的PMOS晶体管的形成方法，其具体包括在硅衬底上形成栅极结构；在所述栅极结构的两侧形成侧墙；以所述侧墙为掩膜，在栅极结构两侧的硅衬底内形成开ロ ；在所述开ロ进行选择性外延生长形成硅锗外延层；对所述硅锗外延层进行掺杂，以形成源区和漏区。在所述半导体エ艺制造过程中，常需要在一个衬底上同时形成PMOS晶体管和NMOS晶体管，以在PMOS晶体管中形成外延层为例，具体地包括首先提供衬底，包括有PMOS区域和NMOS区域，所述衬底上分别对应形成有栅极结构；在所述栅极结构及衬底表面上形成侧墙，位于PMOS区域的侧墙是用于后续形成外延层的掩膜，位于NMOS区域的侧墙是为了保护NMOS的栅极结构及衬底，避免所述NMOS栅极结构及衬底暴露在后续外延层的形成环境中；去除PMOS区域的部分侧墙，以暴露出PMOS的衬底表面，并在所述PMOS的栅极结构两侧衬底内形成开ロ ；通过外延生长エ艺，在所述PMOS区域的开口内形成外延层。但实际的外延层エ艺后，不仅在PMOS区域形成有外延层，在NMOS区也同样形成有与PMOS区域的外延层同种材料的外延层，降低了半导体器件的可靠性。所以在形成外延层时，提高NMOS区域和PMOS区域的エ艺选择比十分重要。
技术实现思路
本专利技术解决的问题是提供一种，提高在同村底上形成外延层时NMOS和PMOS的エ艺选择比。为解决上述问题，本专利技术提供一种，包括提供衬底，所述衬底包括第一区域和第二区域；在所述衬底上形成分别位于第一区域的栅极结构及位于第二区域的栅极结构；形成第一侧墙及第ニ侧墙，所述第一侧墙覆盖第一区域的衬底表面、栅极结构两侧及表面，所述第二侧墙覆盖第二区域的衬底表面、栅极结构两侧及表面；图案化刻蚀所述第二侧墙及衬底，在所述第二侧墙两侧的衬底内形成开ロ，并在所述开口内形成外延层；其中，在形成所述外延层前，还包括对所述第一侧墙进行尖峰退火或者毫秒退火エ艺，以提高所述第一侧墙的密度。可选的，形成第一侧墙及第ニ侧墙エ艺包括在所述衬底表面形成氧化层，对所述氧化层进行尖峰退火或者毫秒退火エ艺；图案化刻蚀所述氧化层，形成所述第一侧墙和第ニ侧墙，所述对第一侧墙进行尖峰退火或者毫秒退火エ艺为所述对氧化层进行尖峰退火或者毫秒退火エ艺。可选的，形成所述第一侧墙及第ニ侧墙エ艺包括在所述衬底表面形成氧化层，对所述氧化层进行尖峰退火或者毫秒退火エ艺；在所述氧化层表面形成氮化层；图案化刻蚀所述氧化层及氮化层，形成所述第一侧墙和第二侧墙，所述对第一侧墙进行尖峰退火或者毫秒退火エ艺为所述对氧化层进行尖峰退火或者毫秒退火エ艺。可选的，形成所述第一侧墙及第ニ侧墙エ艺包括在所述衬底表面形成氧化层；在所述氧化层表面形成氮化层，对表面形成有氮化层的氧化层进行尖峰退火或者毫秒退火 エ艺；图案化刻蚀所述氧化层及氮化层，形成所述第一侧墙和第二侧墙，所述对第一侧墙进行尖峰退火或者毫秒退火エ艺为所述对表面形成有氮化层的氧化层进行尖峰退火或者毫秒退火エ艺。可选的，形成所述第一侧墙及第ニ侧墙エ艺包括在所述衬底表面形成氧化层；在所述氧化层表面形成氮化层；图案化刻蚀所述氧化层及氮化层，形成所述第一侧墙和第ニ侧墙；对所述第一侧墙和第二侧墙进行所述尖峰退火或者毫秒退火エ艺。可选的，所述尖峰退火的參数包括退火气体为氮气和氦气中的一种或组合，退火温度范围为800 1000°C，升温速率范围70 250°C /sec,降温速率范围为50 100°C /sec0可选的，所述毫秒退火的參数包括退火温度范围为1100 1300°C，退火时间范围为 200 u s I. 2mso可选的，通过沉积エ艺或氧化工艺形成所述氧化层。 可选的，所述氧化层为氧化硅，所述氧化硅的前驱体为正硅酸こ酯。可选的，所述第一区域为NMOS区，所述第二区域为PMOS区。与现有技术相比，本专利技术具有以下优点形成所述外延层前，对所述第一侧墙进行尖峰退火或者毫秒退火エ艺，以提高所述第一侧墙的密度，进而降低第一侧墙的刻蚀率及刻蚀损伤，提高所述第一侧墙对第一区域衬底的保护，避免因第一侧墙的损伤暴露出衬底表面而造成第一区域内形成有外延层，提高形成外延层时NMOS和PMOS的选择比，提高半导体器件的可靠性。所述尖峰退火或者毫秒退火エ艺可以在形成氧化层后、形成氮化层后及图案化刻蚀形成第一侧墙或第二侧墙后之一或在多个步骤后依次进行，以提高所述第一侧墙的密度，进而降低第一侧墙的刻蚀率及刻蚀损伤，提高所述第一侧墙对第一区域衬底的保护，避免因第一侧墙的损伤暴露出衬底表面而造成第一区域内形成有外延层，提高形成外延层时NMOS和PMOS的选择比，提高半导体器件的可靠性。附图说明图I 图8为本专利技术一实施例对应的的剖面结构示意图。具体实施例方式专利技术人发现在形成外延层前，还需要对上述半导体器件进行一系列的干法刻蚀、湿法刻蚀或者清洗エ艺，上述エ艺会损伤位于NMOS区域的侧墙，使得所述NMOS区域的侧墙变薄。变薄的侧墙对栅极结构及衬底将不能起到较佳的保护作用，甚至造成NMOS的栅极结构和衬底暴露在后续的PMOS外延层生长环境中，降低NMOS器件的可靠性。同样地，若形成NMOS的外延层时，变薄的侧墙对栅极结构及衬底将不能起到较佳的保护作用，甚至造成PMOS的栅极结构和衬底暴露在后续的NMOS外延层生长环境中，降低PMOS器件的可靠性。为解决上述问题，本专利技术提供一种，包括提供衬底，所述衬底包括第一区域和第二区域；在所述衬底上形成分别位于第一区域的栅极结构及位于第二区域的栅极结构； 形成第一侧墙及第ニ侧墙，所述第一侧墙覆盖第一区域的衬底表面、栅极结构两 侧及表面，所述第二侧墙覆盖第二区域的衬底表面、栅极结构两侧及表面；图案化刻蚀所述第二侧墙及衬底，在所述第二侧墙两侧的衬底内形成开ロ，并在所述开口内形成外延层；其中，在形成所述外延层前，还包括对所述第一侧墙进行尖峰退火或者毫秒退火エ艺，以提高所述第一侧墙的密度，降低第一侧墙的刻蚀率。为了使本领域技术人员更好的理解本专利技术，下面结合附图以及具体实施例详细说明本专利技术ー个实施例的。如图I所示，首先提供衬底010，所述衬底010内形成有隔离结构020。所述衬底010可以是硅基底，隔离结构020可以是氧化硅浅沟槽隔离结构。所述衬底010包括有第一区域I和第二区域2，并通过隔离结构020进行电隔离。本实施例中，所述第一区域I为NMOS区域，第二区域2为PMOS区域。本图仅示出了相邻的两个区域，作为其他实施例，所述PMOS区域和NMOS区域还可以为非相邻的两个区域，所述PMOS区本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底表面形成分别位于第一区域的栅极结构及位于第二区域的栅极结构；形成第一侧墙及第二侧墙，所述第一侧墙覆盖第一区域的衬底表面、栅极结构两侧及表面，所述第二侧墙覆盖第二区域的衬底表面、栅极结构两侧及表面；图案化刻蚀所述第二侧墙及衬底，在所述第二侧墙两侧的衬底内形成开口，并在所述开口内形成外延层；在形成所述外延层前，还包括对所述第一侧墙进行尖峰退火或者毫秒退火工艺，以提高所述第一侧墙的密度。

【技术特征摘要】

【专利技术属性】
技术研发人员：何永根，刘焕新，刘佳磊，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：