半导体元件及其制作方法技术

本发明专利技术是提供一种制作半导体元件的方法。首先提供基底，该基底上具有第一区域及第二区域，然后依序形成高介电常数介电层、阻障层以及第一金属层于该基底表面。接着去除第二区域的第一金属层、形成多晶硅层并覆盖第一区域的第一金属层及第二区域的阻障层上以及图案化该多晶硅层、该第一金属层、该阻障层及该高介电常数介电层以于第一区域及第二区域分别形成第一栅极结构与第二栅极结构。最后分别形成源极/漏极于第一栅极结构及第二栅极结构两侧的基底中。

【技术实现步骤摘要】

本专利技术涉及一种，尤指一种金属栅极(metal-gate)互补式金属氧化物半导体(CMOS)晶体管元件及其制作方法。
技术介绍
随着半导体元件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化娃层厚度，以达到最佳化目的的方法，面临到因电子的穿遂效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(以下简称为high-K)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化厚度 (equivalent oxide thickness,以下简称为EOT)下,有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。而传统的栅极材料多晶娃则面临硼穿透(boron penetration)效应,导致元件效能降低等问题；且多晶硅栅极更遭遇难以避免的耗层效应(cbpletion effect)，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。针对此问题，半导体业界更提出以新的栅极材料，例如利用具有功函数(work function)金属层的金属栅极本文档来自技高网...

【技术保护点】
一种制作半导体元件的方法，包括：提供基底，该基底上具有第一区域及第二区域；依序形成高介电常数介电层、阻障层以及第一金属层于该基底表面；去除该第二区域的该第一金属层；形成多晶硅层并覆盖该第一区域的该第一金属层及第二区域的该阻障层；图案化该多晶硅层、该第一金属层、该阻障层及该高介电常数介电层以于该第一区域及该第二区域分别形成第一栅极结构与第二栅极结构；以及分别形成源极/漏极于该第一栅极结构及该第二栅极结构两侧的该基底中。

【技术特征摘要】

【专利技术属性】
技术研发人员：简金城，李宗颖，吕佐文，詹书俨，陈哲明，林钰闵，徐俊伟，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：