半导体元件及其制作方法技术

本发明专利技术是提供一种制作半导体元件的方法。首先提供基底，该基底上具有第一区域及第二区域，然后依序形成高介电常数介电层、阻障层以及第一金属层于该基底表面。接着去除第二区域的第一金属层、形成多晶硅层并覆盖第一区域的第一金属层及第二区域的阻障层上以及图案化该多晶硅层、该第一金属层、该阻障层及该高介电常数介电层以于第一区域及第二区域分别形成第一栅极结构与第二栅极结构。最后分别形成源极/漏极于第一栅极结构及第二栅极结构两侧的基底中。

【技术实现步骤摘要】

本专利技术涉及一种，尤指一种金属栅极(metal-gate)互补式金属氧化物半导体(CMOS)晶体管元件及其制作方法。
技术介绍
随着半导体元件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化娃层厚度，以达到最佳化目的的方法，面临到因电子的穿遂效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(以下简称为high-K)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化厚度 (equivalent oxide thickness,以下简称为EOT)下,有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。而传统的栅极材料多晶娃则面临硼穿透(boron penetration)效应,导致元件效能降低等问题；且多晶硅栅极更遭遇难以避免的耗层效应(cbpletion effect)，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。针对此问题，半导体业界更提出以新的栅极材料，例如利用具有功函数(work function)金属层的金属栅极来取代传统的多晶硅栅极，用以作为匹配High-K栅极介电层的控制电极。然而，即使利用high-K栅极介电层取代传统二氧化硅或氮氧化硅栅极介电层，并以具有匹配功函数的金属栅极取代传统多晶硅栅极，如何持续地增加半导体元件效能及确保其可靠度仍为半导体业者所欲解决的问题。
技术实现思路
因此本专利技术是披露一种双功函数金属栅极CMOS元件的制作方法，以提升现有元件的整体效能。本专利技术的优选实施例是提供一种制作半导体元件的方法。首先提供基底，该基底上具有第一区域及第二区域，然后依序形成高介电常数介电层、阻障层以及第一金属层于该基底表面。接着去除第二区域的第一金属层、形成多晶硅层并覆盖第一区域的第一金属层及第二区域的阻障层以及图案化该多晶硅层、该第一金属层、该阻障层及该高介电常数介电层以于第一区域及第二区域分别形成第一栅极结构与第二栅极结构。最后分别形成源极/漏极于第一栅极结构及第二栅极结构两侧的基底中。本专利技术另一实施例是提供一种制作半导体元件的方法。首先提供基底，该基底上具有第一区域及第二区域，然后分别形成第一栅极结构与第二栅极结构于第一区域及该第二区域、形成介电层并覆盖第一栅极结构及第二栅极结构、进行第一平坦化工艺去除部分介电层使第一栅极结构与第二栅极结构表面与介电层表面齐平、分别形成凹槽于第一栅极结构及第二栅极结构中。接着依序形成高介电常数介电层以及第一金属层于第一区域及第二区域的介电层及凹槽表面、去除第二区域的第一金属层以及形成第二金属层于该第一区域的该第一金属层及该第二区域的该介电层表面。本专利技术又ー实施例是披露ー种制作半导体元件的方法。首先提供基底，该基底上具有第一区域及第ニ区域，然后分别形成第一栅极结构与第二栅极结构于第一区域及第ニ区域。接着形成介电层并覆盖第一栅极结构及第ニ栅极结构、进行第一平坦化工艺去除部分介电层使第一栅极结构与第二栅极结构表面与介电层表面齐平、分别形成凹槽于第一栅极结构及第ニ栅极结构中、依序形成高介电常数介电层以及金属层于第一区域及第ニ区域的该介电层及该凹槽表面。最后去除第二区域的第一金属层。本专利技术又ー实施例是披露一种半导体元件，其包括基底，该基底上具有第一区域及第ニ区域；第一栅极结构设于该第一区域，该第一栅极结构具有第一高介电常数介电 层、第一功函数层以及第一金属层设于该第一高介电常数介电层及该第一功函数层之间；第二栅极结构设于该第二区域，该第二栅极结构具有第二高介电常数介电层、第二功函数层以及第ニ金属层设于该第二高介电常数介电层及该第二功函数层之间，且该第二金属层的厚度低于该第一金属层的厚度；第一源扱/漏极设于该第一栅极结构两侧的该基底中；以及第二源极/漏极设于该第二栅极结构两侧的该基底中。附图说明图I至图9为本专利技术优选实施例制作具有金属栅极的半导体元件示意图。附图标记说明100基底102NMOS 区域104PMOS区域106 浅沟隔离108介质层110高介电常数介电层112阻障层114金属层116多晶硅层118硬掩模120第一栅极结构122第二栅极结构124第一间隙壁126第二间隙壁128轻掺杂漏极130源扱/漏极132外延层134硅化金属层136遮盖层138层间介电层140凹槽142金属层144P型功函数金属层146抗反射层147抗反射层148图案化光致抗蚀剂层149图案化光致抗蚀剂层 150N型功函数金属层152低阻抗导电层154第一金属栅极156第二金属栅极具体实施例方式请參照图I至图9，图I至图9为本专利技术优选实施例制作具有金属栅极的半导体元件示意图。在本实施例中，半导体元件优选为CMOS晶体管,且本优选实施例采用后栅极(gate-last)エ艺搭配前高介电常数介电层(high_K first)エ艺。如图I所示，首先提供基底100，例如硅基底或绝缘层上覆硅(silicon-on-insulator，SOI)基底等。基底100上定义有第一区域与第二区域，例如PMOS区域104与NMOS区域102，且基底100内形成有多个用来电性绝缘两个晶体管区的浅沟隔离(shallow trench isolation, STI) 106。接着形成由氧化物、氮化物等介电材料所构成的介质层(interfacial layer) 108在基底100表面，并再依序形成高介电常数介电层110、阻障层112以及金属层114所构成的堆叠薄膜在介质层108上。其中，高介电常数介电层110可以是ー层或多层的结构，其介电常数大致大于20，而本实施例的高介电常数介电层Iio可包括金属氧化物层，例如稀土金属氧化物层，且可选自由氧化給(hafnium oxide, HfO2)、娃酸給氧化合物(hafnium silicon oxide, HfSiO)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化招(aluminum oxide,A10)、氧化H (lanthanum oxide, La2O3)、招酸H (lanthanum aluminum oxide, LaAlO)、氧化组(tantalum oxide, Ta2O3)、氧化错(zirconium oxide,ZrO2)、娃酸错氧化合物(zirconiumsilicon oxide, ZrSiO)、错酸給(hafnium zirconium oxide, HfZrO)、银秘组氧化物(,strontium bismutn tantalate, SrBi2Ta2O9, SBT)、错钦酸银(lead zirconate titanate, PbZrxTi1^O3, PZT)以及钦酸钡银(barium strontium titanate, BaxSr1^TiO3, BST)等所构成的群组。阻障层112优选由氮化钛(TiN)所构成，金属层114则优选由氮化钽(TaN)所构成。在本实施例中，金属层114优选以原子层沉积(atomic layer deposition, ALD)的方式形成于阻障层112上，且金属层114的厚度介于数埃至数十埃本文档来自技高网...

【技术保护点】
一种制作半导体元件的方法，包括：提供基底，该基底上具有第一区域及第二区域；依序形成高介电常数介电层、阻障层以及第一金属层于该基底表面；去除该第二区域的该第一金属层；形成多晶硅层并覆盖该第一区域的该第一金属层及第二区域的该阻障层；图案化该多晶硅层、该第一金属层、该阻障层及该高介电常数介电层以于该第一区域及该第二区域分别形成第一栅极结构与第二栅极结构；以及分别形成源极/漏极于该第一栅极结构及该第二栅极结构两侧的该基底中。

【技术特征摘要】

【专利技术属性】
技术研发人员：简金城，李宗颖，吕佐文，詹书俨，陈哲明，林钰闵，徐俊伟，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：