一种半导体器件的制造方法技术

本发明专利技术提供了一种半导体器件的制造方法，包括：提供一个半导体衬底，在形成栅极之前于PMOS的沟道区形成一个凹槽；在所述凹槽中形成SiGe层；在NMOS的沟道区实施碳离子注入；在PMOS和NMOS的沟道区上方形成栅极。根据本发明专利技术，可以只在PMOS的沟道区中形成SiGe层的同时只在NMOS的沟道区中形成SiC层，在PMOS的源/漏区中不会形成SiGe层，同时在NMOS的源/漏区中不会形成SiC层，在提高CMOS器件性能的同时简化了器件结构，降低了制造成本。

【技术实现步骤摘要】

本专利技术涉及半导体制造エ艺，具体而言涉及ー种在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的制造方法。
技术介绍
随着CMOS器件尺寸的日益縮小，新材料或不同以往的器件结构得到应用以克服器件尺寸缩小带来的挑战，同时提高器件的性能。其中，SiGe沟道和SiC沟道由于其本身固有的迁移率比Si沟道更高，所以大量的报告指出SiGe沟道和SiC沟道是下一代高性能CMOS器件的可靠选择。现有技术描述了一种半导体器件结构，该器件结构包括Si衬底，Si衬底上的绝缘层以及此绝缘层上的半导体层。该半导体层自下而上的叠层结构可以由下述几种情形表 示Si/SiGe/ Si,Si/SiC/ Si’Si/SiGeC/ Si, Si/SiC /SiGe/ Si,Si/SiC / Si /SiGe/ Si ；后三种叠层结构都是Si/SiGe/Si叠层结构的变式，其中的SiGe用作器件的沟道，SiC用来抑制Si衬底上的绝缘层上的Si层中掺杂的杂质向其上的SiGe层的扩散；Si/SiGeC/Si叠层结构中的SiGeC含有的C用来抑制SiGe的晶格松弛以及掺杂杂质的扩散；Si/SiC/ Si叠层结构中的SiC用作器件的沟道。在现有技术中还描述了另一种半导体器件结构，该器件结构是在Si衬底上自下而上依次形成SiGe层、含C的Si层以及Si层，晶格常数的关系是SiGe>Si>SiC，其中的SiGe层可以用作PMOS的沟道，含C的Si层可以用作NMOS的沟道。上述两种器件结构都是在Si衬底上先形成ー种具有多层结构的半导体层，然后在此半导体层上依次形成栅极和源/漏区。在另ー现有技术中描述了ー种SiGe沟道的形成方法,该方法包括在ー个具有绝缘体上硅结构的衬底上形成栅极，然后在绝缘体上硅结构的硅层上选择性外延生长SiGe层，在SiGe层上形成一薄层硅层，接着在1050°C下的氧化气氛中使SiGe层完全下移到其下层的硅层中形成SiGe沟道，其上层的硅层完全氧化为ニ氧化硅，最后采用蚀刻去除ニ氧化硅以及覆盖在栅极上的氧化物。CMOS器件和结构尺寸必将不断縮小，其希望的结果是采用更加简化的结构及方法将SiGe沟道和SiC沟道应用于CMOS器件中以提高其性能。
技术实现思路
本专利技术提供了，包括提供ー个半导体衬底，在形成栅极之前于PMOS的沟道区形成一个凹槽；在所述凹槽中形成SiGe层；在NMOS的沟道区实施碳离子注入；在PMOS和NMOS的沟道区上方形成栅极。在本专利技术的方法中，采用外延生长或者沉积エ艺形成所述SiGe层；所述SiGe层的厚度为5-50nm ;所述SiGe层中Ge原子所占比例为5-30%;所述SiGe层是含硼的SiGe层。在本专利技术的方法中，采用离子束注入或者等离子体注入的方法实施所述碳离子注入；所述碳离子注入的能量为200-5000eV;所述碳离子注入的剂量为5. OXe12-L O X e18atom/cm2。在本专利技术的方法中，进ー步包括在形成所述SiGe层之后，在所述SiGe层之上形成帽层。在本专利技术的方法中，采用外延生长或者沉积エ艺形成所述帽层；所述帽层的材料是硅或者硼硅；所述帽层的厚度为l-10nm。在本专利技术的方法中，进ー步包括在所述碳离子注入之后，进行退火处理。在本专利技术的方法中，所述栅极的材料是多晶硅。在本专利技术的方法中，进ー步包括在形成所述栅极之前，在所述PMOS和NMOS的沟 道区上方形成栅极介质层。在本专利技术的方法中，进ー步包括在形成所述栅极之后，在所述栅极的外围形成绝缘材料层。在本专利技术的方法中，所述绝缘材料层是氧化硅层。根据本专利技术，可以只在PMOS的沟道区中形成SiGe层的同时只在NMOS的沟道区中形成SiC层，在PMOS的源/漏区中不会形成SiGe层，同时在NMOS的源/漏区中不会形成SiC层，在提高CMOS器件性能的同时简化了器件结构，降低了制造成本。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中 图IA-图II为根据本专利技术示例性实施例的方法在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的各步骤的示意性剖面 图2为根据本专利技术示例性实施例的方法在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的流程图。具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需ー个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的ー些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便说明本专利技术是如何在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。下面，以CMOS器件为例,參照图IA-图II和图2来描述根据本专利技术示例性实施例的方法在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的详细步骤。參照图IA-图II，其中示出了根据本专利技术示例性实施例的方法在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的各步骤的示意性剖面图。首先，如图IA所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构101，所述隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为NMOS区和PMOS区。所述半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。在半导体衬底100表面形成硬掩蔽层102，硬掩蔽层102可以采用半导体业内公知的エ艺由数种掩模材料中的任意种形成。接着，如图IB所示，采用干法蚀刻去除PMOS沟道区上方的硬掩蔽层，同时，在形成栅极之前于PMOS沟道区蚀刻形成凹槽103，凹槽103的深度取决于形成在其中的SiGe层的厚度。然后，通过外延生长或者沉积的方法在凹槽103中形成SiGe层，SiGe层的厚度范围为5-50nm，SiGe中Ge原子所占比例的范围为5_30%。所述SiGe也可以是含硼的SiGe。所述SiGe层形成后，可以进ー步通过外延生长或者沉积的方法在所述SiGe层上形成帽层(cap layer),所述帽层的材料可以是娃或者硼娃,厚度范围为l_10nm。 接着，如图IC所示，形成光致抗蚀剂层104，覆盖硬掩蔽层102以及具有SiGe层的PMOS沟道区。接着，如图ID所示，采用干法蚀刻去除NMOS沟道区上方的光致抗蚀剂层和硬掩蔽层。接着，如图IE所示，利用光致抗蚀剂层104和硬掩蔽层102为掩模，对NMOS沟道区实施碳离子注入105 (图IE中箭头所示)，从而在NMOS沟道区形成SiC层。所述碳离子注入105可以采用离子束注入或者等离子体注入的方法实施，离子的注入能量直接影响该离子本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供一个半导体衬底，在形成栅极之前于PMOS的沟道区形成一个凹槽；在所述凹槽中形成SiGe层；在NMOS的沟道区实施碳离子注入；在PMOS和NMOS的沟道区上方形成栅极。

【技术特征摘要】
1.一种半导体器件的制造方法，包括 提供一个半导体衬底，在形成栅极之前于PMOS的沟道区形成一个凹槽； 在所述凹槽中形成SiGe层； 在NMOS的沟道区实施碳离子注入； 在PMOS和NMOS的沟道区上方形成栅极。2.根据权利要求I所述的方法，其特征在于，采用外延生长或者沉积工艺形成所述SiGe 层。3.根据权利要求I或2所述的方法，其特征在于，所述SiGe层的厚度为5-50nm。4.根据权利要求I或2所述的方法，其特征在于，所述SiGe层中Ge原子所占比例为5-30%。5.根据权利要求I所述的方法，其特征在于，所述SiGe层是含硼的SiGe层。6.根据权利要求I所述的方法，其特征在于，采用离子束注入或者等离子体注入的方法实施所述碳离子注入。7.根据权利要求I或6所述的方法，其特征在于，所述碳离子注入的能量为200-5000eVo8.根据权利要求I或6所述的方法，其特征在于，所述碳离子注入的剂量为5. OXe12-L O...

【专利技术属性】
技术研发人员：禹国宾，三重野文健，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：