具有金属栅极的半导体元件及其制作方法技术

本发明专利技术公开一种具有金属栅极的半导体元件的制作方法，首先提供一表面形成有一第一晶体管与一第二晶体管的基底，且该第一晶体管内形成有一第一栅极沟槽。该第一晶体管具有一第一导电型式，该第二晶体管具有一第二导电型式，且该第一导电型式与该第二导电型式相反。接下来依序于该第一栅极沟槽内形成一第一功函数金属层与一牺牲掩模层、随后移除部分该牺牲掩模层以暴露出部分该第一功函数金属层。之后，移除暴露的部分该第一功函数金属层，以于该第一栅极沟槽内形成一U形功函数金属层。而在形成该U形功函数金属层之后，移除该牺牲掩模层。

【技术实现步骤摘要】

本专利技术涉及一种具有金属栅极(metal gate)的半导体元件及其制作方法，尤其是涉及一种实施后栅极(gate last)制作工艺的。
技术介绍
随着半导体元件持续地微缩，功函数(work function)金属用以取代传统多晶娃作为匹配高介电常数(high-K)介电层的控制电极。而双功能函数金属栅极的制作方法可概分为前栅极(gate first)与后栅极(gate last)制作工艺两大类,其中后栅极制作工艺又因可避免源极/漏极超浅接面活化回火以及金属硅化物等高热预算制作工艺，而具有较宽的材料选择，故渐渐地取代前栅极制作工艺。请参阅图1，图I为一现有实施后栅极制作工艺的具有金属栅极的半导体元件的 剖面示意图。在现有后栅极制作工艺中，先于基底100上形成一虚置栅极(dummy gate)或取代栅极(replacement gate),并在完成一般金氧半导体(metal-oxide semiconductor,M0S)晶体管元件110的与内层介电层(inter-layer dielectric, ILD)层120的制作后,将虚置/取代栅极移除，而形成一栅极沟槽(gate trench)，再依电性需求填入不同的金属。然而，在移除虚置/取代栅极之后与填入功函数金属之前，常先填入其他的膜层130如阻障层(barrier layer)甚或应力层(strained layer)等。而每一膜层130的形成,都会导致栅极沟槽的开口宽度缩小，形成如图I圆圈A所示的悬突部(overhang),并造成后续膜层如功函数金属层140不易填入栅极沟槽的问题。严重的悬突部问题甚至可能导致悬突部本身或后续填入的功函数金属层140密合,进而使得最后填入的填充金属(filling metal)层150无法填入栅极沟槽而形成空隙160，影响晶体管元件110的电性表现。
技术实现思路
因此，本专利技术的一目的在于提供一种可解决上述悬突部问题的实施后栅极制作工艺的制作具有金属栅极的半导体元件的方法。为达上述目的，根据本专利技术所提供一种具有金属栅极的半导体元件的制作方法。该制作方法包含提供一基底，该基底表面形成有一第一晶体管与一第二晶体管，且该第一晶体管内形成有一第一栅极沟槽(gate trench)。该第一晶体管具有一第一导电型式，该第二晶体管具有一第二导电型式，且该第一导电型式与该第二导电型式相反。接下来于该第一栅极沟槽内形成一第一功函数金属(work function metal)层。形成该第一功函数金属层之后，于该第一栅极沟槽内形成一牺牲掩模层(sacrificial masking layer),随后移除部分该牺牲掩模层，以暴露出部分该第一功函数金属层。之后，移除暴露的部分该第一功函数金属层，以于部分的该第一栅极沟槽内形成一 U形功函数金属层。在形成该U形功函数金属层之后，移除该牺牲掩模层。根据本专利技术，另提供一种具有金属栅极的半导体元件的制作方法。该制作方法首先提供一基底，该基底表面形成有一第一晶体管与一第二晶体管，该第一晶体管内形成有一第一栅极沟槽，而该第二晶体管内形成有一第二栅极沟槽，且该第二栅极沟槽的开口宽度大于该第一栅极沟槽的开口宽度。之后，于该第一栅极沟槽内形成一第一功函数金属层。在形成该第一功函数金属层之后，于该第一栅极沟槽与该第二栅极沟槽内形成一牺牲掩模层，随后于该基底上形成一图案化光致抗蚀剂，该图案化光致抗蚀剂覆盖该第二晶体管并暴露出该第一栅极沟槽内的该牺牲掩模层。之后，移除部分该牺牲掩模层，以暴露出部分该第一功函数金属层。最后移除部分该第一功函数金属层，以于该第一栅极沟槽内形成一 U形功函数金属层。根据本专利技术，还提供一种具有金属栅极的半导体元件。该半导体元件包含有一具有一第一栅极沟槽与一第二栅极沟槽的基底、一设置于该第一栅极沟槽与该第二栅极沟槽内的栅极介电层、一设置于该第一栅极沟槽内的该栅极介电层上的第一功函数金属层、一设置于该第二栅极沟槽与该第一栅极沟槽内的第二功函数金属层、以及一设置于该第一功函数金属层与该第二功函数金属层上的填充金属层。值得注意的是，该第一栅极沟槽内的该第二功函数金属层包含一倒Ω形 根据本专利技术所提供的具有金属栅极的半导体元件的制作方法，是利用未填满该第一栅极沟槽的该牺牲掩模层保护该第一栅极沟槽内的该第一功函数金属层，以顺利移除该基底上非必要的该第一功函数金属层，更重要的是，移除第一栅极沟槽开口附近的该多个悬突部。因此，后续欲填入该第一栅极沟槽内的膜层如第二功函数金属层与填充金属层可顺利地填入第一栅极沟槽内，避免空隙的形成并可避免空隙对半导体元件电性的负面影响。附图说明图I为一现有实施后栅极制作工艺的具有金属栅极的半导体元件的剖面示意图；图2A至图8为本专利技术所提供的具有金属栅极的半导体元件的制作方法的一第一较佳实施例的示意图；图9至图12为本专利技术所提供的具有金属栅极的半导体元件的制作方法的一第二较佳实施例的示意图；图13至图17为本专利技术所提供的具有金属栅极的半导体元件的制作方法的一第三较佳实施例的示意图；以及图18为本专利技术第三较佳实施例的一变化型的示意图。主要元件符号说明100 基底110晶体管元件120内层介电层130 膜层140功函数金属层150填充金属层160 空隙A 圆圈200、300 基底202、302 浅沟隔离204、304栅极介电层204a高介电常数栅极介电层206虚置栅极208、308 中间层210、310 第一晶体管 212、312 第二晶体管214第三晶体管220、320第一轻掺杂漏极222、322第二轻掺杂漏极224第三轻掺杂漏极226,326 间隙壁230、330第一源扱/漏极232、332第二源扱/漏极234第三源极/漏极236金属硅化物240、340接触洞蚀刻停止层242,342内层介电层250图案化硬掩模260、360第一栅极沟槽262、362第二栅极沟槽264第三栅极沟槽270、370第一功函数金属层272、372 悬突部274、374U型功函数金属层276第二功函数金属层278填充金属层280、380牺牲掩模层280a、380a 多晶硅层280b、380b 膜层282、382图案化光致抗蚀剂具体实施例方式请參阅图2A至图8，图2A至图8为本专利技术所提供的具有金属栅极的半导体元件的制作方法的一第一较佳实施例的示意图。如图2A所示，本较佳实施例首先提供一基底200,例如ー娃基底、含娃基底、或娃覆绝缘(silicon-on-insulator, SOI)基底。基底200内形成有多个提供电性_离的浅沟_离(shallow trench isolation, STI) 202,而基底200上则形成有一第一晶体管210、一第二晶体管212与一第三晶体管214。第一晶体管210与第三晶体管214具有一第一导电型式，第二晶体管212则具有一第二导电型式，且第ー导电型式与第二导电型式相反。另外在具有相反导电型式的第一晶体管210与第二晶体管212之间则有STI 202提供电性隔离。第一晶体管210与第三晶体管214虽然具有相同的导电型式，但具有线宽大小的差别，举例来说第一晶体管210可为线宽小于40纳米(nanometer, nm)的晶体管元件，例如逻辑电路元件；而第三晶体管2本文档来自技高网...

【技术保护点】
一种具有金属栅极的半导体元件的制作方法，包含有：提供一基底，该基底表面形成有一第一晶体管与第一第二晶体管，该第一晶体管具有一第一导电型式而该第二晶体管具有一第二导电型式，该第一导电型式与该第二导电型式相反，且该第一晶体管内形成有一第一栅极沟槽(gate？trench)；在该第一栅极沟槽内形成一第一功函数金属(work？function？metal)层；在该第一栅极沟槽内形成一牺牲掩模层(sacrificial？masking？layer)；移除部分该牺牲掩模层，以暴露出部分该第一功函数金属层；移除暴露的部分该第一功函数金属层，以于部分的该第一栅极沟槽内形成一U形功函数金属层；以及移除该牺牲掩模层。

【技术特征摘要】

【专利技术属性】
技术研发人员：廖柏瑞，蔡宗龙，林建廷，徐韶华，王彦鹏，林俊贤，杨建伦，黄光耀，陈信琦，施宏霖，廖俊雄，梁佳文，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：