用适应的字线激活电路进行偶/奇组合交织块解码的非易失性存储器和方法技术

非易失性存储器阵列被组织为多个交织的偶数块和奇数块。当块被选中用于操作时，通过空间有效解码电路和方案将一组字线电压传递到字线块。该多个块被组织为成对的相邻的奇数块和偶数块的阵列。第一电压总线允许所有偶数块存取该组字线电压。第二电压总线允许所有奇数块存取该组字线电压。为每对相邻的偶数块和奇数块提供用于选择的解码器。通过选择包含所选块的相邻的偶数块和奇数块的对，以及将该组字线电压只供应给所选块，而实现块的选择，所选块是所选对中的偶数块或奇数块中的一个。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及诸如电可擦除可编程只读存储器(EEPROM)和闪速EEPROM的非易失性半导体存储器，并且特别涉及用于存储器阵列的行解码器的有效实施。
技术介绍
能够对电荷进行非易失存储的固态存储器，特别是以EEPROM和闪速EEPROM形式封装为小封装卡的存储器，近来成为多种移动和手持设备特别是信息装置和消费者电子产品的存储选择。与同样是固态存储器的RAM (随机访问存储器)不同，闪速存储器是非易失的，并且即使在断电后也保留其存储的数据。此外，与ROM (只读存储器)不同，闪速存储器类似于硬盘存储器设备是可重写的。尽管费用较高，闪速存储器越来越多地在大容量存储·应用中使用。基于旋转磁介质(诸如硬盘和软盘)的传统的大容量存储不适合于移动和手持环境。这是因为硬盘驱动趋于变得体积大，易于有机械故障和具有高延迟和高电力需求。这些不理想的属性使得基于盘的存储在大多数移动和便携式应用中不实用。另一方面，嵌入和可移除的卡形式的闪速存储器由于其小尺寸、低功耗、高速和高可靠性特性理想地适于移动和手持环境。闪速EEPROM与EEPROM (电可擦除可编程只读存储器)的相似之处在于，其是可以被擦除并且将新数据写入或“编程”到其存储单元的非易失性存储器。两者都使用浮置(未连接的)传导栅极，浮置传导栅极为场效应晶体管的结构，位于半导体基底中的沟道区域之上，在源极区域和漏极区域之间。然后在浮置栅极之上提供控制栅极。该晶体管的阈值电压特征由浮置栅极上保留的电荷量控制。即，对于浮置栅极上的给定电荷电平，存在在将晶体管“导通”从而允许在晶体管源极区域和漏极区域之间的传导之前必须施加到控制栅极的相应的电压(阈值)。特别地，诸如闪速EEPROM的闪速存储器允许同时擦除整块的存储单J Li o浮置栅极可以保持一定范围的电荷并且因此可以编程至阈值电压窗口内的任何阈值电平。阈值电压窗口的尺寸由该设备的最小和最大阈值电平限定，并且进而对应于可以编程到浮置栅极上的电荷的范围。该阈值窗口一般依赖于存储器设备的特性、工作条件和历史。该窗口内的每个不同的、可解析的(resolvable)阈值电平范围原则上可被用来指定该单元的确定存储状态。在当前的商业产品中闪速EEPROM阵列的每个存储元件通过在二进制模式下操作而存储单个比特数据是常见的，其中存储元件晶体管的两个阈值电平范围被定义为存储电平。晶体管的阈值电平对应于存储在晶体管存储元件上的电荷电平的范围。除了缩减存储阵列的尺寸，趋向于通过在每个存储元件晶体管中存储超过一比特的数据而进一步增大这类存储阵列的数据存储密度。这是由对每个存储元件晶体管限定多于两个阈值电平作为存储状态而实现的，目前的商业产品中包含四个这样的状态(每存储元件2比特数据)。更多的存储状态，诸如每存储元件16个状态也正在实施。每个存储元件存储器晶体管具有该晶体管可以在其中实际操作的阈值电压的特定的总范围(窗口)，并且该范围可以被分为对其限定的数目的状态加上状态之间使状态可以彼此清楚地区分开的裕量。显然，存储单元配置来存储的比特越多，其不得不在其中操作的误差裕量越小。充当存储单元的晶体管通常由两个机制之一编程至“经编程”(programmed)状态。在“热电子注入”中，施加到漏极的高电压使跨越衬底沟道区域的电子加速。同时，施加到控制栅极的高电压拉动热电子穿过薄栅极电介质到浮置栅极上。在“隧穿”注入中，相对于衬底将高电压施加到控制栅极。以这种方式，电子被从衬底拉到介入的浮置栅极。虽然历史上术语“编程”用作描述通过向存储单元的初始被擦除的电荷存储单元注入电子以变更存储器状态而写入存储器，但是现在已经用来与更常用的术语诸如“写”或“记录”互换使用。可以通过多种机制擦除存储器设备。对于EEPR0M，可通过相对于控制栅极将高电压施加到衬底从而诱导浮置栅极中的电子隧穿通过薄氧化层到衬底沟道区域(即Fowler-Nordheim隧穿)来电擦除存储单元。通常，EEPROM可以按字节擦除。对于闪速EEPR0M，可以一次电擦除所有或者每次电擦除一个或更多个最小可擦除块，其中最小可擦除的块可由一个或更多个扇区组成并且每个扇区可存储512字节或更多的数据。·存储器设备通常包括可安装在卡上的一个或多个存储器芯片。每个存储器芯片包括由外围电路诸如解码器和擦除、写和读电路支持的存储单元阵列。更复杂的存储器设备还具有进行智能和更高级别的存储操作和界面连接(interfacing)的控制器。现今有很多正在使用的商业上成功的非易失性固态存储器设备。这些存储器设备可以是闪速EEPROM或可以使用其它类型的非易失性存储单元。闪速存储器和系统及其制造方法的例子提供在美国专利第5，070，032、第5，095，344、第5，315，541、第5，343，063和第5，661，053、第5，313，421和第6，222，762号中。特别地，在美国专利第5，570，315、第5，903，495和第6，046，935号中描述具有NAND串结构的闪速存储器设备。还从具有用于存储电荷的介电层的存储单元制造非易失性存储器设备。取代之前描述的传导浮置栅极元件，使用介电层。已经在Eitan等人发表于2000年11月的 IEEE Electron DeviceLetter, vol. 21, no. 11,第 543-545 页的题为 “NR0M:A NovelLocalizedTrapping, 2-Bit Nonvolatile Memory Cell” 中进行了描述。0N0 介电层跨越在源极和漏极扩散之间的沟道延伸。用于一个数据比特的电荷位于介电层中邻近漏极处，且用于其它数据比特的电荷位于介电层中邻近源极处。例如，美国专利第5，768，192和第6，011，725号中公开一种非易失性存储单元，其具有夹在两个二氧化硅层之间的捕获电介质。通过单独地读取介电中空间上隔开的电荷存储区域的二进制状态而实现多状态数据存储。对于闪速存储器，存储单元组织为块的阵列，其中每个块中的单元通常作为一个单元一起被擦除。随着每一代存储器芯片的存储密度越来越大，存储阵列中的块的数目也在增加。每个块可被当作阵列中的行，并且需要行解码器来寻址每个块。这样的行解码器(row decoder)还将称作块解码器。随着存储器中块的数目的增加，块解码器的数目也增力口。然而，块解码器的尺寸并不以与存储单元增长相同的速率而按比例调整(scale)。块解码器将日益占据芯片的外围电路的较大部分。此外，更多数目的块解码器还会消耗更多电流。因此期望减少传统块解码器的开销并且减少电流消耗。
技术实现思路
根据本专利技术的主要方面，非易失性存储器阵列被组织为多个交织的偶数块和奇数块。当块被选中用于操作时，通过空间有效解码电路和方案将一组字线电压传递到字线块。该多个块被组织为成对的相邻的奇数块和偶数块的阵列。第一电压总线允许所有偶数块存取该组字线电压。第二电压总线允许所有奇数块存 取该组字线电压。为每对相邻的偶数块和奇数块提供用于选择成对块的块解码器。通过选择包含所选块的相邻的偶数块和奇数块的对，以及将该组字线电压只供给所选块而实现对块的选择，所选块是所选对中的偶数块或奇数块中的一个。根据本专利技术的另一方面，一种操作非易失性存储器阵列的方法包括将存本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.04.30 US 61/329,674;2011.04.25 US 13/093,0821.一种非易失性存储器，包括 存储器单元阵列，组织为具有交织的偶数块和奇数块的多个块，每个块具有用于存取所述每个存储器单元块的字线块； 第一电压总线，用于所有的偶数块来存取一组字线电压； 第二电压总线，用于所有的奇数块来存取该组字线电压； 块解码器，用于所述多个块中的每对相邻的偶数块和奇数块； 电压源，用于供给所述各个电压； 第一电压开关，用于当所选字线块是偶数时将电压源切换到第一电压总线； 第二电压开关，用于当所选字线块是奇数时将电压源切换到第二电压总线；并且其中 当所选字线块将要接收该组字线电压时， 包含所选字线块的一对相邻的偶数块和奇数块响应于各自的块解码器，其中该各自的块解码器被解码来使能第一电压总线到所选对相邻块中的偶数字线块的总线传输，并使能第二电压总线到所选对相邻块中的奇数字线块的总线传输。2.如权利要求I所述的非易失性存储器，其中所述非易失性存储器是NAND类型，并且所述字线块与NAND串的字线相关联。3.如权利要求I所述的非易失性存储器，还包括 传输栅极块，一个传输栅极用于字线块中的每个字线，所述传输栅极块连接在各自的字线块和第一电压总线或第二电压总线中的任一个之间；并且其中 响应于所选字线块的各自的传输栅极块被使能，所选字线块被使能用于总线传输。4.如权利要求3所述的非易失性存储器，其中所述各自的传输栅极块由各自的块解码器使能。5.如权利要求I所述的非易失性存储器，其中所述用于块的块解码器还包括 逻辑电路，由使能信号门控用于传递解码的信号；以及 电平移位器，连接以接收该解码的信号并以足以使能第一电压总线或第二电压总线的总线传输的较高电平输出该解码的信号。6.如权利要求5所述的非易失性存储器，还包括 传输栅极块，一个传输栅极用于字线块中的每个字线，每个传输栅极连接在字线和第一电压总线和第二电压总线中的一个之间；并且其中 响应于所选字线块的各自传输栅极块被所述较高电平的解码的信号使能，所选字线块被使能用于总线传输。7.一种操...

【专利技术属性】
技术研发人员：加藤洋介，
申请(专利权)人：桑迪士克科技股份有限公司，
类型：
国别省市：