感测期间的字线突跳：修整和相邻的字线制造技术

当将感测电压施加到非易失性存储器电路的字线的一端时，使用其中电压被初始地升高到稍微高于其最终期望电压的初始突跳。使用芯片上电路用于确定字线的RC时间常数允许针对电路的特性修整该突跳。为了进一步改善NAND型架构中的读取操作的稳定时间，当在选择的字线上将电压升高到期望的读取电平时，可以将其中未选择的字线的电压短暂下降的反向突跳施加到相邻未选择的字线。

【技术实现步骤摘要】
201610072684

【技术保护点】
一种操作根据NAND型架构形成的非易失性存储器阵列的方法，包括：对于沿着选择的字线的存储器单元进行感测操作，所述阵列的字线被偏置到第一组偏置条件，所述第一组偏置条件包括：以第一感测电压驱动所述选择的字线；以及以允许沿着所述阵列的未选择的字线的存储器单元导电的电压电平驱动所述未选择的字线；以及在进行所述感测操作之前，建立所述第一组偏置条件，包括：将所述未选择的字线设置到允许沿着所述未选择字线的存储器单元导电的电压；以及随后将所述选择的字线从初始电平升高到所述第一感测电压，其中，在所述选择的字线被升高时，与所述选择的字线相邻的未选择的字线的电压电平从允许沿着所述未选择的字线的存储器单元导电的电压降低，并且然后返回到所述允许沿着所述未选择的字线的存储器单元导电的电压。

【技术特征摘要】
2015.02.02 US 14/611,9971.一种操作根据NAND型架构形成的非易失性存储器阵列的方法，包括：对于沿着选择的字线的存储器单元进行感测操作，所述阵列的字线被偏置到第一组偏置条件，所述第一组偏置条件包括：以第一感测电压驱动所述选择的字线；以及以允许沿着所述阵列的未选择的字线的存储器单元导电的电压电平驱动所述未选择的字线；以及在进行所述感测操作之前，建立所述第一组偏置条件，包括：将所述未选择的字线设置到允许沿着所述未选择字线的存储器单元导电的电压；以及随后将所述选择的字线从初始电平升高到所述第一感测电压，其中，在所述选择的字线被升高时，与所述选择的字线相邻的未选择的字线的电压电平从允许沿着所述未选择的字线的存储器单元导电的电压降低，并且然后返回到所述允许沿着所述未选择的字线的存储器单元导电的电压。2.如权利要求1所述的方法，其中将所述选择的字线从初始电平升高到所述第一感测电压包括将所述选择的字线从所述初始电平升高到在所述第一感测电压以上的电平并且随后将所述选择的字线降低到所述第一感测电压。3.如权利要求1所述的方法，其中所述存储器阵列的存储器单元以多状态格式贮存数据。4.如权利要求3所述的方法，其中所述第一感测电压和所述初始电平对应于不同数据状态的感测电压。5.如权利要求3所述的方法，其中所述第一感测电压对应于一数据状态并且所述初始电平对应于空闲条件。6.如权利要求1所述的方法，其中所述感测操作是数据读取操作。7.如权利要求1所述的方法，其中所述感测操作是编程验证操作。8.如权利要求1所述的方法，其中所述存储器阵列形成在单片三维半导体存储器装置上，其中所述存储器单元布置硅基板以上的多个物理层中，并且包括电荷贮存介质，所述存储器装置具有在相对于所述基板的垂直方向上排列的NAND串以及在相对于所述基板的水平方向上排列的字线。9.如权利要求1所述的方法，其中与所述选择的字线相邻的未选择的字线的电压电平从所述允许沿着所述未选择字线的存储器单元导电的电压降低并且然后返回到所述允许沿着所述未选择字线的存储器单元导电的电压的时间和幅度是可设置的参数。10.一种集成电路，包括：多个控制线；线驱动器电路，用于提供线电压电平；线解码电路，连接到所述控制线以及所述线驱动器电路，所述线电压电平通过所述线驱动器电路在所述控制线的第一端被选择性地施加到所述控制线；时间常数确定电路，连接到所述线解码电路，用于确定所述驱动器电路对所述控制线的相对于所述第一端的远端充电的时间常数；以及芯片上控制电路，连...

【专利技术属性】
技术研发人员：JV哈特，KSM路易，M梅，K古延，
申请(专利权)人：桑迪士克科技股份有限公司，
类型：发明
国别省市：美国;US