半导体器件制造技术

一种半导体器件，包含：在半导体衬底上的第一区域中，隔着绝缘膜和空腔中的任意一方而形成的第一半导体层；以及 形成在所述半导体衬底上的第二区域中的多个第二半导体层。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有在半导体衬底的一部分的区域隔着绝缘膜形成了半导体层的SOI(Silicon On Insulator)构造、或隔着空腔区域形成了半导体层的SON(Silicon On Nothing)构造的半导体器件。
技术介绍
近年，具有SOI构造的衬底(以下称作SOI衬底)有希望作为可形成能提高动作速度并实现低耗电化的元件的衬底。特别是作为要求高速化的逻辑器件用而引人注目。而如果在SOI上形成存储数据的DRAM等存储元件和功率放大器等模拟电路，则由于杂散效应，存在元件误动作的问题。因此，为了使元件的动作稳定，有必要在非SOI的普通的硅上形成DRAM和模拟电路。因此，为了在衬底上使逻辑器件和存储器件混合存在，有使用预先在衬底上、局部地形成不具有SOI构造的硅衬底和具有SOI构造的SOI区域的部分SOI衬底的方法。而且，有必要在硅之下存在埋入氧化膜的SOI区域上形成逻辑电路，在硅下没有埋入氧化膜的普通的硅区域上形成DRAM和模拟电路。可是，因为构成模拟电路的模拟元件容易受噪声的影响，所以最好使其与逻辑电路和存储电路电气隔离。在部分SOI衬底上，逻辑电路形成在SOI区域上，并且元件被分离。因此，逻辑电路和模拟电路被电气隔离。因为形成在同一区域上的DRAM和模拟电路相邻形成，所以从DRAM向模拟元件的噪声传播成了问题。另外，当在SOI区域上形成了与其它半导体器件之间进行信号交换的输入输出电路时，因为SOI区域被绝缘，所以在构成输入输出电路的元件上外加了高电压，容易发生静电破坏。SOI区域的半导体层中，侧面由元件隔离用的SiO2覆盖，底面由埋入氧化膜的SiO2覆盖。因此存在着在SOI区域上形成的元件中在元件驱动时产生的热的散热不好的缺点。另外，伴随着元件的微细化，有必要使接合变浅。当把硼(B)、磷(P)、砷(As)等杂质离子注入到半导体层中，进行热处理时，如果热处理的时间长，则杂质扩散得超过了需要，使接合变深。为了防止接合变深，有必要急速加热、冷却半导体层。在所述加热中通常使用碘钨灯，但是，因为SOI区域和硅区域的热吸收率不同，所以它们之间产生了温度差。由于该温度差，在衬底上会产生滑移等结晶缺陷。
技术实现思路
从某侧面观察的本专利技术的半导体器件具有隔着绝缘膜而形成在半导体衬底的第一区域中的第一半导体层；形成在所述半导体衬底上的第二区域中的多个第二半导体层。附图说明下面简要说明附图。图1是表示本专利技术的实施例1的半导体器件结构的俯视图。图2是图1所示的半导体器件被切割前的晶片的俯视图。图3是表示本专利技术的实施例2的半导体器件的结构的俯视图。图4是表示图3所示的半导体器件被切割前的晶片的俯视图。图5是表示本专利技术的实施例2的变形例1的半导体器件的结构的俯视图。图6是表示所述实施例2的变形例2的半导体器件的结构的俯视图。图7是表示本专利技术的实施例3的半导体器件的结构的俯视图。图8是表示本专利技术的实施例3的变形例1的半导体器件的结构的俯视图。图9是表示本专利技术的实施例3的变形例2的半导体器件的结构的俯视图。图10是表示本专利技术的实施例4的半导体器件的结构的俯视图。图11是表示所述实施例4的半导体器件的粒子数对于盐酸流向和外延生长的依赖性的曲线图。图12是表示所述实施例4的半导体器件中的在选择性不好的条件下的粒子数对于SOI区域的大小的依赖性的曲线图。图13是表示所述实施例4的半导体器件中的粒子数对于SOI区域的形状的依赖性的曲线图。图14是模式地表示所述实施例4的半导体器件的SOI区域和硅区域的截面的剖视图。图15是表示本专利技术的实施例5的半导体器件的结构的俯视图。图16是表示本专利技术的实施例6的半导体器件的结构的俯视图。图17是表示本专利技术的实施例7的半导体器件的结构的俯视图。具体实施例方式下面，参照附图就本专利技术的实施例加以说明。在说明时，对于公共的部分在所有图中采用了共同的参照符号。实施例1首先，就本专利技术的实施例1的半导体器件加以说明。在本实施例1中，说明在半导体芯片一侧的主面上形成SOI区域、在该SOI区域中形成多个岛状的硅区域的例子。图1是表示所述实施例1的半导体器件的结构的俯视图。如图1所示，在半导体芯片11上形成了SOI区域12和四个硅区域13。SOI区域12形成在半导体芯片一侧的主面上。该SOI区域12的截面构造是在半导体衬底上的绝缘膜上形成了半导体层。这里，所述半导体层例如使用了硅膜。所述硅区域13被SOI区域12包围，形成了多个岛状区域。这里，在SOI区域12中配置了四个给定尺寸以下的硅区域13，但是并不局限于此，也可以形成其他的多个硅区域。设定硅区域13的给定尺寸和个数，使得在热处理中在半导体芯片11上不会发生滑移等结晶缺陷。所述四个硅区域13中，在一个硅区域13中形成模拟电路，例如数字/模拟转换器(A/D转换器)、放大电路。在剩下的三个硅区域13中形成半导体存储电路，例如8兆位的DRAM。而在SOI区域12形成逻辑电路。在具有这样的结构的半导体芯片中，通过在半导体芯片11上的SOI区域12中形成多个硅区域13，与形成一个硅区域时相比，因为能缩小各硅区域13的尺寸，所以能缓和热处理时在硅区域13中产生的热应力。据此，在热处理步骤中，能降低半导体芯片11中产生的滑移等结晶缺陷。另外，多个硅区域13相对于半导体芯片11上的某直线配置为线对称。最好相对于半导体芯片11上的某点配置为点对称。据此，在热处理时，能在半导体芯片11上适度地分散多个硅区域13上产生的热应力。结果，能在热处理步骤中降低半导体芯片11中产生的滑移等结晶缺陷。另外，因为逻辑电路形成在SOI区域12中，所以能降低布线的寄生电容。据此，使逻辑电路的高速化变得容易。另外，因为在用SOI区域12分离的硅区域13中形成了逻辑电路，所以能防止噪声从逻辑电路和DRAM向模拟电路的传播。图2是图1所示的半导体芯片11被切割前的晶片的俯视图。如图2所示，在晶片(半导体衬底)上形成了SOI区域12。在该SOI区域12中，排列了多个给定尺寸的硅区域13。硅区域13的给定尺寸和个数设定为在热处理中，在晶片上不会发生滑移等结晶缺陷。图1所示的半导体芯片11是在图2所示的虚线部切断后得到的。下面，就所述实施例1的半导体器件的制造方法加以说明。首先，准备两块具有200mmφ的镜面的硅片。在第一块晶片上，在干氧气氛中形成膜厚100nm的氧化膜。然后把第一块晶片的形成了氧化膜的面和第二块晶片的镜面贴合在一起，通过1100℃的热处理，使两块晶片成为一体。接着，研磨成为一体的衬底的一侧，使所述氧化膜上存在的硅膜的膜厚为100nm。在所述硅膜上形成光刻胶膜，使用曝光用掩模把所希望的图案复制到光刻胶膜上。然后，剥离在以后的步骤中要被除去的内部的氧化膜上存在的光刻胶膜，形成抗蚀图形。然后，通过氢氧化钾(KOH)的水溶液蚀刻未由抗蚀图形覆盖的硅膜，再由氟化氢(HF)的水溶液除去埋入氧化膜。接着，通过选择外延生长法，在除去氧化膜而露出的硅膜上形成硅的外延生长层。再按照需要，通过CMP法研磨该硅的外延生长层的表面。根据所述的制造方法，作为本实施例1的具体例，制作了在晶片上的SOI区域12中、在纵横方向上以10mm的间距排列了6mm×6mm的硅区域13的晶片。切断该晶片，形成了尺寸为20mm本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包含在半导体衬底上的第一区域中，隔着绝缘膜和空腔中的任意一方而形成的第一半导体层；以及形成在所述半导体衬底上的第二区域中的多个第二半导体层。2.根据权利要求1所述的半导体器件，其中所述多个第二半导体层的至少一部分配置在从所述第一半导体层的某点开始的半径为5mm的区域内。3.根据权利要求1所述的半导体器件，其中所述第二半导体层分别由所述第一半导体层包围。4.根据权利要求1所述的半导体器件，其中在所述第一半导体层中形成逻辑电路，在所述多个第二半导体层中形成存储元件、模拟元件、信号输入输出电路中的至少一种。5.根据权利要求1所述的半导体器件，其中所述多个第二半导体层中的一个所述第二半导体层配置为包围所述第一半导体层。6.根据权利要求1所述的半导体器件，其中所述多个第二半导体层相对于所述半导体衬底上的某点配置为点对称。7.根据权利要求1所述的半导体器件，其中所述多个第二半导体层相对于通过所述半导体衬底上的某直线配置为线对称。8.一种半导体器件，其中配置了多个权利要求1所述的半导体器件。9.根据权利要求1所述的半导体器件，其中在所述半导体衬底的端部形成了所述多个第二半导体层中的一个所述第二半导体层。10.一种半导体器件，其中配置了多个权利要求9所述的半导体器件。11.根据权利要求1所述的半导体器件，其中所述多个第二半导体层的面积的和大于所述第一半导体层的面积。12.根据权利要求1所述的半导体器件，其中所述多个第二半导体层是由外延生长法沉积的半导体层。13.一种半导体器件，包含在半导体衬底上的第一区域中，隔着绝缘膜和空腔中的任意一方而形成的多个第一半导体层；以及形成在所述半导体衬底上的第二区域中的第二半...

【专利技术属性】
技术研发人员：佐藤力，永野元，水岛一郎，山田敬，有働祐宗，新田伸一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：