集成电路元件制造技术

本实用新型专利技术提供一种集成电路元件。该集成电路元件包含介电质／金属／第二能隙半导体／第一能隙基底结构。为了降低接触电阻，利用具有较低能隙的第二能隙半导体与金属相接触。该第二能隙半导体的能隙低于第一能隙基底的能隙，且低于１．１ｅＶ。此外，可以在金属上沉积一个介电层，该介电层具有固有的应力，从而补偿所述金属、第二能隙半导体和第一能隙基底中的应力。本实用新型专利技术提供的集成电路元件，能够降低接触电阻，同时提高集成电路元件的效能和可靠性。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种半导体元件，特别是涉及一种使用低能隙材料的半导体元件。
技术介绍
超大规模集成电路(VLSI circuit)的半导体元件尺寸越小，接触电阻(contact resistance)对元件效能所造成的影响越重要。一般而言，当金属与掺杂硅相接触，例如与晶体管的源极、漏极区或栅电极形成接触时，其将于接面中产生肖特基势垒(Schottky barrier)，而该肖特基势垒常导致较高的接触电阻，并因此削弱元件的效能。通常，较高的接触电阻会降低元件的电流，并因此限制了元件的效能与速度，增加了元件的热量，以及产生其他不好的结果。一种降低接触电阻的方法是增加形成接触的半导体区的掺杂量，其通常为晶体管的源极、漏极区或栅电极，尽管这些区域可能是掺杂多晶硅电阻、电容板、或某些其他掺杂的区域。传统上，此类区域通常由一个掺杂硅的区域所构成，例如已掺杂杂质(如砷、磷、硼或类似元素)的硅或多晶硅层。一般来说，增加杂质(impurity)的掺杂浓度将影响元件的很多性质，其中包括减少接触电阻。然而硅限制了杂质的溶解度，因此，通过增加掺杂物(dopant)浓度而降低接触电阻的方法受杂质在硅中的溶解度的限制。杂质浓度的掺杂程度也会对元件性质产生显著影响，且其对接触电阻的影响无法通过其他方式解决，因此，杂质的浓度可能影响元件的效能，并可能进一步限制通过增加杂质掺杂浓度来降低接触电阻的能力。采用金属硅化物(silicide)降低接触电阻的方法是本领域技术人员所熟知的。在现有元件中，在将要产生接触的掺杂区上形成金属硅化层，而该金属硅化层通常通过在硅或多晶硅区域将要形成接触(contact)的地方(例如，源极或漏极区、栅极区、掺杂的多晶硅层)沉积一个金属硅化层(例如，硅化钛、硅化钨、硅化钴)而成，也可通过原位(in-situ)制程将一个金属薄膜沉积到上述硅或多晶硅区域上，并在接下来的热制程步骤中将该金属与部份硅或多晶硅反应而形成金属硅化物。当元件的尺寸越来越小，对效能的要求越来越高时，迫切需要一种能够降低接触电阻的结构及其形成方法，特别是对栅极长度在90纳米或以下的元件。
技术实现思路
有鉴于此，本技术的目的在于提供一种集成电路元件及其形成方法，使集成电路元件在极小的尺寸时仍然具有很低的接触电阻，同时补偿由于晶格失配而引起的应力，从而提高集成电路元件的效能和可靠性。为了实现上述目的，本技术提供一种集成电路元件，包含一个基底，由具有第一能隙的半导体所构成；一个栅极介电质，位于该基底上；一个栅电极，位于该栅极介电质上；源极和漏极区，位于该栅极介电质两侧的基底中，该源极和漏极区具有至少一个上方部份，该上方部分由具有第二能隙的半导体所构成，并且该第二能隙比该第一能隙低；一个金属，位于该源极与漏极区中至少一个的上方部份的上面；一个第一介电层，位于该金属上方；一个第二介电层，位于该第一介电层上方；以及一个导电栓，该导电栓与该金属相接触，且设置于该第一介电层和第二介电层中。根据本技术所述的集成电路元件，所述第一介电层具有一个固有的压缩应力或拉伸张力。根据本技术所述的集成电路元件，所述基底的材料包含硅、锗、化合物半导体、硅覆绝缘体、松弛硅锗上的应变硅、氧化硅、氮氧化物、氮化物、高介电系数材料中的一种或多种的组合，其中该高介电系数材料的介电系数大于8。根据本技术所述的集成电路元件，所述源极与漏极区的上方部份延伸遍布于该源极与漏极区。根据本技术所述的集成电路元件，所述源极与漏极区上方部份的材料包含硅、锗、碳中至少两种的组合。根据本技术所述的集成电路元件，所述源极与漏极区的上方部份所包含的锗的原子百分比至少为约10at.％。根据本技术所述的集成电路元件，所述源极与汲极区的上方部份所包含的碳的原子百分比小于约4at.％。根据本技术所述的集成电路元件，所述源极与漏极区的上方表面具有一个掺杂浓度高于2×1020cm-3的杂质，且该杂质包含硼、磷、砷、铟、锑中的一种或多种的组合。根据本技术所述的集成电路元件，所述金属是金属化合物。根据本技术所述的集成电路元件，所述金属化合物是金属硅化物。根据本技术所述的集成电路元件，所述金属硅化物的成份至少包含氮、碳中的一种或其组合。根据本技术所述的集成电路元件，所述金属硅化物所包含的锗的原子百分比约为1至25at％。根据本技术所述的集成电路元件，所述金属硅化物是过渡金属硅化物。根据本技术所述的集成电路元件，所述金属化合物包含两种或两种以上的过渡金属。根据本技术所述的集成电路元件，所述源极与漏极区凹陷于所述基底中。本技术提供的集成电路元件及其形成方法，采用介电质/金属/第二能隙半导体材料/第一能隙半导体基底结构，金属层不直接与基底相连接，而是与比基底的能隙更低的低能隙材料相连接，降低了肖特基势垒，进而降低了接触电阻。此外，由于在适当层别中采用不同沉积方法和材料，补偿了由于晶格失配引起的应力，从而提高了集成电路元件的效能和可靠性。附图说明图1是介电质/金属/第二能隙半导体材料/第一能隙半导体基底结构的侧面剖视图。图2a至2g是一个金属氧化物半导体晶体管元件在制造过程的各阶段的侧面剖视图。图3是一个具有复合介电层的金属氧化物半导体晶体管元件的侧面剖视图。具体实施方式本技术提供一种具有低接触电阻的集成电路结构，其中，具有较低能隙的第二半导体材料设置在一个接触金属和一个基底之间，且减少该半导体能隙将可能减少肖特基势垒。图1是介电质/金属/第二能隙半导体材料/第一能隙半导体基底结构的侧面剖视图，图2a至2g是利用图1所示的结构形成一个互补金属氧化物半导体(CMOS)元件的制程步骤。在上述各图中，相同的附图标记表示具有相同或相对应的特征。在图1中，基底2较佳为一个半导体或绝缘层，且更佳由硅构成，例如硅片，或者在绝缘层(如埋入氧化层，即buried oxidelayer，BOX)上面覆盖一层硅，即本领域技术人员所熟知的硅覆绝缘层(silicon-on-insulator，SOI)结构。在其他实施例中，该基底2也可由其他半导体或绝缘材料构成，例如氧化硅、氮氧化物(oxynitride)、氮化物或高介电系数的介电质(介电系数大于8)。半导体层12较佳为具有比其下方的基底2的能隙低的半导体材料。在较佳实施例中，该第二能隙层12通过外延形成在基底2上，且较佳具有低于1.1eV(eV代表电子伏特)的能隙，这比硅基底2的1.12eV的能隙低。上述第二能隙半导体层12通常用来降低金属与基底间的肖特基势垒，如上所述，较低的能隙通常可用于减少接触电阻。在一些实施例中，介于基底2与半导体层12之间的晶格失配(crystal lattice mismatch)可能会在各材料之间的接触面上引起应力(根据所选择的材料和沉积方式产生压缩或伸张应力)，该应力可能会遍及半导体层12而降低元件的效能和可靠性(reliability)。在后面将详细说明，该应力可以通过后续所施加的层别进行补偿。图1显示一个金属层14形成于半导体层12之上，该金属层14较佳为含有过渡金属的金属化合物(metal compound)或合金(alloy)，在后面将详细说明，该金属层14也可以是形成于半导体层12本文档来自技高网...

【技术保护点】
一种集成电路元件，其特征在于，该集成电路元件包含：　　　　一个基底，由具有第一能隙的半导体所构成；　　　　一个栅极介电质，位于该基底上；　　　　一个栅电极，位于该栅极介电质上；　　　　源极和漏极区，位于该栅极介电质两侧的基底中，该源极和漏极区具有至少一个上方部份，该上方部分由具有第二能隙的半导体所构成，且该第二能隙比该第一能隙低；　　　　一个金属，位于该源极与漏极区中至少一个的上方部份的上面；　　　　一个第一介电层，位于该金属上方；　　　　一个第二介电层，位于该第一介电层上方；以及　　　　一个导电栓，该导电栓与该金属相接触，且设置于该第一介电层和第二介电层中。

【技术特征摘要】
US 2003-8-29 60/498,775;US 2004-6-30 10/880,9921.一种集成电路元件，其特征在于，该集成电路元件包含一个基底，由具有第一能隙的半导体所构成；一个栅极介电质，位于该基底上；一个栅电极，位于该栅极介电质上；源极和漏极区，位于该栅极介电质两侧的基底中，该源极和漏极区具有至少一个上方部份，该上方部分由具有第二能隙的半导体所构成，且该第二能隙比该第一能隙低；一个金属，位于该源极与漏极区中至少一个的上方部份的上面；一个第一介电层，位于该金属上方；一个第二介电层，位于该第一介电层上方；以及一个导电栓，该导电栓与该金属相接触，且设置于该第一介电层和第二介电层中。2.根据权利要求1所述的集成电路元件，其特征在于所述第一介电层具有一个固有的压缩应力或拉伸张力。3.根据权利要求1所述的集成电路元件，其特征在于所述基底的材料包含硅、锗、化合物半导体、硅覆绝缘体、松弛硅锗上的应变硅、氧化硅、氮氧化物、氮化物、高介电系数材料中的一种或多种的组合，其中该高介电系数材料的介电系数大于8。4.根据权利要求1所述的集成电路元件，其特征在于所述源极与漏极区的上方部份延伸遍布于所述源极与漏极区。5.根据权利要...

【专利技术属性】
技术研发人员：李文钦，葛崇祜，胡正明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]