本发明专利技术公开了一种集成电路中的静电保护电路。本发明专利技术集成电路中的静电保护电路，包括多指并联的ＧＧＮＭＯＳ电路，ＧＧＮＭＯＳ的漏极接内部电路的前一级，还包括二极管，其中最中间的ＧＧＮＭＯＳ源端以及衬底与二极管的阴极相连接、栅极接地，该多指并联的ＧＧＮＭＯＳ电路中其他ＧＧＮＭＯＳ源端接地，衬底接地，栅极相互连接并与二极管的阴极相连接，二极管的阳极接地，当发生ＥＳＤ时，所述最中间的ＧＧＮＭＯＳ最先导通，在所述二极管产生偏压，供给其他所有周边所有的ＧＧＮＭＯＳ栅极偏压，使保护电路中所有的ＧＧＮＭＯＳ开启均匀。本发明专利技术适用于集成电路制造。
【技术实现步骤摘要】
本专利技术涉及集成电路制造领域，尤其涉及一种集成电路中的静电保护电路。
技术介绍
集成电路很容易受静电的破坏，一般在电路的输入输出端子或电源保护中都会设计静电保护电路以防止内部电路因收到静电而受到损坏。GGNMOS(Gate Grounded NMOS，栅极接地的N型金属氧化物晶体管)是一种广泛使用的静电保护结构。图1为GGNMOS电路结构示意图。如图1所示，3为GGNOMOS，其中GGNOMOS的漏极4和内部电路2的前一级相连接，源极6、栅极5和衬底7都接地。图2为多指并联的GGNMOS电路的版图。如图2所示，为保证一定的保护强度，将数个GGNMOS并联。采用多指并联的GGNMOS电路对集成电路进行静电保护可以提高保护强度。图3为多指并联的GGNMOS电路截面示意图。如图3所示，P型衬底13上为P阱12，所述P阱12上有衬底电阻，其一端与三极管15的基极相连接，另一端与P+扩散区10相连接，三极管的发射极和集电极分别连接N+扩散区11，P+扩散区10和N+扩散区11之间有场隔离8。在静电发生时由于不同位置晶体管到P型阱控制的体电阻的不同会导致保护电路开启不均匀，在最中间的GGNMOS器件，由于其离P型阱控制最远，衬底电阻最大，最容易先于其他GGNMOS器件开启。当该离P型阱控制最远的GGNMOS器件开启时，其他GGNMOS器件还没有开启。已有技术的静电保护电路中的GGNMOS器件不能均匀的开启，降低了静电保护电路的整体保护能力。
技术实现思路
本专利技术所要解决的技术问题是提供一种集成电路的静电保护电路，可以使多指并联的GGNMOS电路中各个GGNMOS器件比较均匀的开启，提高整体的静电保护的能力。为解决上述技术问题，本专利技术一种集成电路的静电保护电路，包括多指并联的GGNMOS电路，GGNMOS的漏极接内部电路的前一级，还包括二极管，其中最中间的GGNMOS源端以及衬底与二极管的阴极相连接、栅极接地，该多指并联的GGNMOS电路中其他GGNMOS源端接地，衬底接地，栅极相互连接并与二极管的阴极相连接，二极管的阳极接地，当发生ESD时，所述最中间的GGNMOS最先导通，在所述二极管产生偏压，供给其他所有周边所有的GGNMOS栅极偏压，使保护电路中所有的GGNMOS开启均匀。与已有技术相比，本专利技术一种集成电路的静电保护电路，在多指并联的GGNMOS电路最中间的一个GGNMOS的源端连接一个二极管，当发生ESD时，该最中间的GGNMOS最先导通，在与其源端相连接的二极管产生偏压，供给其他所有周边所有的GGNMOS栅极偏压，可以使保护电路中所有的GGNMOS开启均匀，本专利技术电路可以更好的提供静电保护。附图说明下面结合附图和实施例对本专利技术作进一步描述图1为已有技术GGNMOS电路结构示意图；图2为已有技术多指并联的GGNMOS电路的版图；图3为已有技术多指并联的GGNMOS电路截面示意图；图4为本专利技术电路结构示意图。具体实施例方式图4为本专利技术一种集成电路的静电保护电路结构示意图。本专利技术在已有技术的静电保护电路多指并联的GGNMOS电路基础上做了改进。如图4所示，包括多个GGNMOS器件，最中间的GGNMOS器件18的源端、衬底与一个二极管16的阴极相连接，其栅极接地，漏极接内部电路2的前一级。上述二极管16的阳极接地。除了最中间的GGNMOS18之外，其他GGNMOS17的漏极接内部电路2和输入输出信号1，其栅极相互连接并且与二极管16的阴极相连接，源极和衬底接地。在器件工作时，本专利技术一种集成电路的静电保护电路，在离P阱控制最远、体电阻最大、容易先于其他GGNOMS器件开启的最中间的GGNMOS器件源端连接反向二极管，当静电保护电路发生击穿导通后，会在该二极管产生偏压，产生的偏压给其他所有周边所有的GGNMOS的栅极偏压。这种主动方式的给栅极提供偏压形式，使晶体管较快被触发开启，有较大电流能力。同时会使开启均匀，有更好的静电保护效果。权利要求1.一种集成电路中的静电保护电路，其特征在于，包括多指并联的GGNMOS电路，GGNMOS的漏极接内部电路的前一级，还包括二极管，其中最中间的GGNMOS源端以及衬底与二极管的阴极相连接、栅极接地，该多指并联的GGNMOS电路中其他GGNMOS源端接地，衬底接地，栅极相互连接并与二极管的阴极相连接，二极管的阳极接地，当发生ESD时，所述最中间的GGNMOS最先导通，在所述二极管产生偏压，供给其他所有周边所有的GGNMOS栅极偏压，使保护电路中所有的GGNMOS开启均匀。全文摘要本专利技术公开了一种集成电路中的静电保护电路。本专利技术集成电路中的静电保护电路，包括多指并联的GGNMOS电路，GGNMOS的漏极接内部电路的前一级，还包括二极管，其中最中间的GGNMOS源端以及衬底与二极管的阴极相连接、栅极接地，该多指并联的GGNMOS电路中其他GGNMOS源端接地，衬底接地，栅极相互连接并与二极管的阴极相连接，二极管的阳极接地，当发生ESD时，所述最中间的GGNMOS最先导通，在所述二极管产生偏压，供给其他所有周边所有的GGNMOS栅极偏压，使保护电路中所有的GGNMOS开启均匀。本专利技术适用于集成电路制造。文档编号H01L27/04GK1979845SQ20051011117公开日2007年6月13日 申请日期2005年12月6日 优先权日2005年12月6日专利技术者徐向明 申请人:上海华虹Nec电子有限公司本文档来自技高网...
【技术保护点】
一种集成电路中的静电保护电路，其特征在于，包括多指并联的ＧＧＮＭＯＳ电路，ＧＧＮＭＯＳ的漏极接内部电路的前一级，还包括二极管，其中最中间的ＧＧＮＭＯＳ源端以及衬底与二极管的阴极相连接、栅极接地，该多指并联的ＧＧＮＭＯＳ电路中其他ＧＧＮＭＯＳ源端接地，衬底接地，栅极相互连接并与二极管的阴极相连接，二极管的阳极接地，当发生ＥＳＤ时，所述最中间的ＧＧＮＭＯＳ最先导通，在所述二极管产生偏压，供给其他所有周边所有的ＧＧＮＭＯＳ栅极偏压，使保护电路中所有的ＧＧＮＭＯＳ开启均匀。
【技术特征摘要】
【专利技术属性】
技术研发人员：徐向明，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]
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