具有应变硅的集成电路及制造该电路的方法技术

本发明专利技术提供具有应变硅的集成电路及制造该电路的方法。一种集成电路，包括具有表面层、中间层和基底层的堆栈，其中，该表面层覆盖在该中间层上，以及该中间层覆盖在该基底层上。该表面层和该基底层包括应变硅，其中，硅原子被拉伸超出正常结晶硅原子间距离。该中间层包括结晶硅锗。

【技术实现步骤摘要】
【专利摘要】本专利技术提供。一种集成电路，包括具有表面层、中间层和基底层的堆栈，其中，该表面层覆盖在该中间层上，以及该中间层覆盖在该基底层上。该表面层和该基底层包括应变硅，其中，硅原子被拉伸超出正常结晶硅原子间距离。该中间层包括结晶硅锗。【专利说明】具有应变枯的集成电路及制造该电路的方法
该
大致涉及集成电路及其制造集成电路的方法，更具体地说，涉及一种 具有覆盖结晶娃错层的应变结晶娃基板（substrate)的集成电路和制造该种集成电路的 方法。
技术介绍
在半导体业界，不断地朝着制造更小更复杂的具有更高性能的微电子元件的方向 发展。大多数现今的集成电路（1C)是通过使用多个互连的场效应晶体管（FET)实现的，也 称为金属氧化物半导体场效应晶体管（M0SFET或M0S晶体管）。M0SFET通常是在结晶娃晶 圆上制造，并且电子在源极和漏极之间栅电极下的通道中移动通过结晶娃。 电子更容易移动通过应变结晶娃，所W应变娃上的M0S阳T的性能往往高于松弛 娃上的M0S阳T。该个更高的性能明显地表现在更快的开关速度和较低的能源消耗上，尤其 是N通道场效应晶体管。 然而，除非某些力或结构维持娃结晶晶格上的应变，否则娃晶体自然形成一个松 弛的状态，应变娃也将恢复到松弛的娃。该样来生产应变娃是很昂贵的，所W很多集成电路 不使用应变娃。 因此，本专利技术的目的是为集成电路提供一种可用于M0SFET和其他电子元件的应 变结晶娃材料。此外，本专利技术的另一目的是提供用于制造该种集成电路的方法。此外，其它 期望的特征和本实施例的特征通过下面实施方式和所附权利要求书，再配合附图和本专利技术 背景将显而易见。
技术实现思路
本专利技术提供一种用于集成电路的设备。该集成电路包括堆找（stack)，其具有表面 层、中间层和基底层，其中，该表面层覆盖在该中间层上，W及该中间层覆盖在该基底层上。 该表面层和该基底层包括应变娃，其中，娃原子被拉伸超出正常结晶娃原子间距离。该中间 层包括结晶娃错。 本专利技术提供一种在不同的实施例中用于集成电路的设备。该集成电路包括结晶娃 处理层和覆盖在该处理层上的支撑电介质。该集成电路进一步包括覆盖在该支撑电介质上 的堆找，其中，该堆找包括表面层、中间层和基底层。该表面层和该基底层包括单晶娃，W及 该中间层包括娃错。该表面层覆盖在该中间层上，该中间层覆盖在该基底层上，W及该基底 层覆盖在该支撑电介质上。 本专利技术提供一种生产集成电路的方法。该方法包括在绝缘体上覆娃基板中蚀刻沟 槽，并且在该沟槽中形成浅沟槽隔离电介质。产生堆找，该堆找侧面相邻于浅沟槽隔离电 介质，堆找底部覆盖在掩埋电介质上。该堆找包括覆盖在中间层上的表面层，其中，中间层 覆盖在基底层上。该表面层和该基底层包括结晶娃，W及该中间层包括娃错。形成桥状物 (bridge),其覆盖在该堆找上和在该浅沟槽隔离电介质的一部分上，且通过从相邻的堆找 侧面移除该浅沟槽隔离电介质和从堆找底部下方移除掩埋电介质而使堆找息挂在桥状物 上。然后，该堆找通过在堆找底部下方和相邻的堆找侧面间沉积支撑电介质而获得支撑。 【专利附图】【附图说明】 W下将配合随附图式描述本专利技术的实施例，其中，相同的元件符号代表相似的元 件，W及其中： 图1至图5示出，在横截面视图中，根据示例性实施例的一部分集成电路和其制造 方法； 图6示出，在一个剖面透视图中，处于中间制造点的集成电路的示例性实施例的 一部分； 图7至图9示出，在剖视图中，按照示例性实施例的一部分集成电路和其制造方法 的延续； 图10示出，在透视图中，在另一个中间制造点的集成电路的示例性实施例； 图11至图12示出，在横截面图中，根据示例性实施例的一部分该集成电路和其制 造方法的进一步延续； [001引图13示出，在一个透视图中，处于另一个制造中间点的该集成电路的示例性实施 例的一部分； 图14至图16示出，在横截面图中，按照示例性实施例的一部分集成电路和其制造 方法的进一步延续。 符号说明 10绝缘体上覆娃基板 12装置层 14掩埋电介质 16处理层 20衬垫氧化娃层 22氮化娃层 24 STI 光阻层 26沟槽 28浅沟槽隔离电介质 30耐蚀刻惨杂剂 32岛状物 [002引 40基底层 42中间层 44表面层 4S 堆找 50堆找底部 52基底层厚度 [003引 54中间层厚度 56表面层厚度 [00測 58桥接层 [00測 60桥状物 62桥接光阻剂 64息浮光阻剂 66 槽 [004引 68支撑电介质 69 间隙 [004引 70晶体管 [004引 72集成电路 74 栅极 76栅极绝缘体 78 源极 80 漏极 82 通道。 【具体实施方式】 下面的实施方式在本质上仅仅是示例性的，并非旨在限制各个实施例或应用和使 用其中理论。此外，无意受到任何在前面的背景或下面的实施方式中呈现的理论的束缚。 根据本文所考虑的各种实施例中，绝缘体上覆娃（SOI)基板用来制作金属氧化物 半导体场效应晶体管（M0SFET)和其它电子元件的应变娃表面。SOI基板包括覆盖掩埋电介 质的单晶娃装置层，该掩埋电解质覆盖在处理层上。浅沟槽隔离（STI)电介质的四边形图 案是穿过装置层形成，使得娃"岛"是在一个四边形的STI电介质内形成。STI电介质穿过 掩埋电介质延伸至处理层。大多数娃岛被蚀刻掉，留下覆盖掩埋氧化物的娃的薄基底层。然 后，结晶娃错的较厚的中间层外延生长（epitaxially grown)覆盖该基底层。中间层由于 错原子比娃原子大而受到应变，所W自然娃错晶体结构被压缩到与基底层的自然娃晶体结 构相匹配。松弛的结晶娃的相对较薄的表面层是外延生长覆盖在中间层上。该会产生单晶 堆找，其具有松弛的娃基底层、应变的娃错中间层和松弛的娃表面层。桥状物形成为覆盖堆 找的一部分，而且该桥状物在堆找的相对面上的STI电介质上方延伸。然后，STI电介质和 掩埋电介质从堆找侧面和堆找的底部移除，使得堆找被息置而自由地息挂在桥状物上。当 堆找从相邻的STI电介质和掩埋电介质的束缚被息置而释放时，相对厚的娃错中间层会松 弛，使得上面松弛表面层和基底层里的娃应变。然后，息置堆找周围的间隙用支撑电介质填 充，而结晶娃的应变表面层可用于M0S阳T的制造。 图1示出了绝缘体上覆娃（SOI)基板10,它包括覆盖在掩埋电介质14上的装置层 12,依序，该掩埋电解质14覆盖在处理层16和装置层12上。装置层12通常用于集成电路 的制造。如本文所用，术语"覆盖在…上"和"在…上方"的意思是"在…上"（使得该装置 层12实际接触该掩埋电介质14)，或"在…之上"（使得另一材料层可W位于装置层12和 掩埋电介质14之间）。装置层12是一种可被轻度惨杂而无明显改变娃结晶结构的单晶娃 材料。装置层12中的娃处于松弛状态，所W娃原子是在一个正常的结晶娃原子间的距离。 正常的结晶娃原子间距离是娃原子在纯娃晶体的原子间距离。在某些实施例中，掩埋电介 质14为氧化娃，但其它电介本文档来自技高网...

【技术保护点】
一种集成电路，包括：堆栈，其包括表面层、中间层和基底层，其中，该表面层包括受到应变的结晶硅，使得硅原子被拉伸超出正常结晶硅原子间距离，该中间层包括结晶硅锗，而该基底层包括受到应变的结晶硅，使得该硅原子被拉伸超出该正常结晶硅原子间距离，其中，该表面层覆盖在该中间层上，而该中间层覆盖在该基底层上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：K·弗罗贝格，T·胡伊辛加，E·R·普菲茨纳，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY