超结PIN器件及制备方法技术

本发明专利技术提供了一种具有超结的PIN器件及制备方法，通过在P区和N区之间的漂移区内额外制备多个掺杂区，可以在获得同等耐压得前提下，可以降低漂移区厚度，同时提高漂移区掺杂浓度，由此获得更低的导通压降，并且间接降低了表面PN结的漏电，进而提升器件性能。

【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种具有超结的PIN器件及制备方法，通过在P区和N区之间的漂移区内额外制备多个掺杂区，可以在获得同等耐压得前提下，可以降低漂移区厚度，同时提高漂移区掺杂浓度，由此获得更低的导通压降，并且间接降低了表面PN结的漏电，进而提升器件性能。【专利说明】超结PIN器件及制备方法
本专利技术涉及功率半导体器件，确切的说，本专利技术涉及一种超结PIN器件及制备方法。
技术介绍
功率半导体器件又被称为电力电子器件，是电力电子技术的基础，也是构成电力电子变换装置的核心器件。目前，功率半导体器件包括PIN 二极管、晶闸管、门极关断晶闸管、门极换流晶闸管、功率场效应晶体管和绝缘栅双极型晶体管。 传统技术中，制备PIN 二极管的流程主要如下:在N型漂移区(N-drift) I的正面进行P型离子注入，形成P型掺杂区3 ;之后在N型漂移区I背面进行N+型离子注入，形成N型掺杂区2，依照该技术制备出的PIN器件截面图可参照图1所示。按照这种方法做出来的PIN器件在需要更高电压等级时，需要增加N-Drift区域的厚度，同时降低该区域的N型掺杂浓度，由此造成更高压PIN器件会有非常大的导通压降，使器件应用过程中产生更多的损耗，不仅容易发生失效，还需要采用更昂贵的降温措施，大大提高了系统成本。
技术实现思路
本专利技术根据现有技术的不足提供了一种超结PIN器件的制备方法，其中，包括如下步骤: 按照自下而上的顺序依次生长多层具有第一掺杂类型的外延层，且在形成每层所述外延层之后，紧接着进行一局部离子注入，以在每层外延层中均形成若干相互间隔开且具有第二掺杂类型的掺杂区，且任意两层外延层中所各自形成中的掺杂区均均一一对应并上下重合； 进行退火处理，在多层生长的外延层所共同构成的复合外延层及半导体层中形成具有第二掺杂类型的掺杂立柱； 在所述复合外延层和所述掺杂立柱的顶部进行第二掺杂类型的离子注入，形成第一导电层。 上述的方法，其中，所述方法还包括: 在所述复合外延层底部形成具有第一掺杂类型的第二导电层，且所述第二导电层不与所述立柱形成接触。 上述的方法，其中，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。 上述的方法，其中，所述掺杂区的掺杂浓度小于所述第一导电层和第二导电层的掺杂浓度，且所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度。 本专利技术还提供了另外一种实施例中来制备一超结PIN器件制备方法，其中，包括如下步骤: 提供一具有第一掺杂类型的外延层； 刻蚀所述外延层在该外延层中形成若干间隔开的沟槽； 在所述沟槽内填充具有第二掺杂类型的填充层并进行平坦化处理； 进行退火处理，在所述外延层中形成具有第二掺杂类型的掺杂立柱； 对所述外延层和所述掺杂立柱的顶部进行离子注入，形成第一导电层。 上述的方法，其中，所述方法还包括: 在所述外延层底部形成具有第一掺杂类型的第二导电层，且所述第二导电层不与所述掺杂立柱形成接触。 上述的方法，其中，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。 上述的方法，其中，所述掺杂区的掺杂浓度小于所述第一导电层和所述第二导电层的掺杂浓度，且所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度。 同时本专利技术还提供了一种具有超结的PIN器件，其中，包括: 漂移层，具有第一掺杂类型； 第一导电层，位于所述漂移层顶部且具有第二掺杂类型； 第二导电层，位于所述漂移层底部且具有第一掺杂类型； 其中，所述第一导电层和所述第二导电层之间的漂移层中设置有若干相互间隔开的掺杂立柱，该掺杂立柱具有第二掺杂类型，且该掺杂立柱与所述第一导电层接触且不与所述第二导电层接触。 上述的PIN器件，其中，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。 上述的PIN器件，其中，所述PIN器件还包括: 在所述漂移层底部设置具有第一掺杂类型的第二导电层，且所述第二导电层不与所述立柱形成接触。 上述的PIN器件，其中，所述掺杂立柱的掺杂浓度小于所述第一导电层的掺杂浓度，且所述掺杂立柱的掺杂浓度大于所述漂移层的掺杂浓度。 本专利技术通过将超结引入PIN器件，可以在获得同等耐压得前提下，降低漂移区厚度，同时提高漂移区掺杂浓度，由此获得更低的导通压降，并且间接降低了表面PN结的漏电，提升器件性能。 【专利附图】【附图说明】 通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、夕卜形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本专利技术的主旨。 图1为现有技术中PIN器件的截面图； 图2a?2g为本专利技术实施例一制备超结PIN器件的流程图； 图3a?3e为本专利技术实施例二制备超结PIN器件的流程图； 【具体实施方式】 在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。 为了彻底理解本专利技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本专利技术的技术方案。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。 实施例一 本实施例提供了一种超结PIN器件制备方法，包括如下步骤:按照自下而上的顺序依次生长多层具有第一掺杂类型的外延层，且在形成每层所述外延层之后，紧接着进行一局部离子注入，以在每层外延层中均形成若干相互间隔开且具有第二掺杂类型的掺杂区，且任意两层外延层中所各自形成中的掺杂区均均一一对应并上下重合。参照图2a?2d所示，首先生长具有第一掺杂类型且掺杂浓度较低的外延层10。之后对外延层10进行局部离子注入工艺，以在该外延层10中形成若干间隔开且具有第二掺杂类型的掺杂区12。一可选的实施例中，上述的第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂；之后在形成有掺杂区12的外延层10上方再次生长一层外延层13，该外延层13的材质和掺杂类型与外延层10完全相同，之后对外延层13的局部进行P型离子注入，进而在该外延层13中形成对准掺杂区12的掺杂区14。 在此过程中，可利用具有开口图案的光刻胶或一个掩膜层作为注入掩膜对外延层13进行局部离子注入工艺。下面以具有开口图案的光刻胶作为注入掩膜在其中一层外延层中形成掺杂区为例进行进一步描述:首先旋涂一层光刻胶(photoresist, PR) 15将外延层13的表面进行覆盖，之后进行曝光显影工艺，以在光刻胶15中形成开口图案，下方外延层13的部分上表面将在光刻胶15中予以外露，利用具有开口图案的光刻胶15为注入掩膜进行P型离子注入工艺，进而在外延层13中形成若干间隔开的掺杂区14，最后移除光刻胶15。同时在进行离子注入的工艺中，可通过调整离子注入的能量来控制形成掺杂区14的深度。 之后进行退火处理，在层叠方式生长的外延层所共同构成的复合外延层16及外延层中形成具有第二掺杂类型的掺杂立柱17。在退火过程中，掺杂区中的离子在高温条件下产生扩散，在不同外延层中、但位于同一竖直线上上下对准重合的多个掺杂区经退火扩散本文档来自技高网...

【技术保护点】
一种超结PIN器件的制备方法，其特征在于，包括如下步骤：自下而上依次生长多层具有第一掺杂类型的外延层，且在形成每层所述外延层之后，紧接着进行一局部离子注入，以在每层外延层中形成若干相互间隔开且具有第二掺杂类型的掺杂区，且任意两层外延层中所各自形成中的掺杂区均均一一对应并上下重合；进行退火处理，在多层生长的外延层所共同构成的复合外延层中形成具有第二掺杂类型的掺杂立柱；在所述复合外延层和所述掺杂立柱的顶部进行第二掺杂类型的离子注入，形成第一导电层。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴多武，可瑞思，
申请(专利权)人：中航重庆微电子有限公司，
类型：发明
国别省市：重庆;85