一种半导体器件的替代栅集成方法技术

本发明专利技术公开了一种半导体器件的替代栅集成方法，包括：提供半导体衬底；在半导体衬底上形成阱区域，定义N型器件区域和/或P型器件区域；在N型器件区域和/或P型器件区域上分别形成牺牲栅堆叠，牺牲栅堆叠包括牺牲栅介质层和牺牲栅电极层，其中，牺牲栅介质层位于半导体衬底上，牺牲栅电极层位于牺牲栅介质层上；环绕牺牲栅堆叠形成侧墙；在牺牲栅堆叠两侧且嵌入半导体衬底形成源/漏区；在半导体衬底上形成SiO2层；在SiO2层上旋涂SOG；对SOG进行刻蚀至SiO2层露出；对SOG与SiO2层进行速率差刻蚀，实现SiO2层表面平坦化；随后分别在N型器件区域形成N型替代栅堆叠，和/或在P型器件区域形成P型替代栅堆叠。

【技术实现步骤摘要】

本专利技术涉及超深亚微米半导体器件
，尤其涉及一种高k栅介质/金属栅半导体器件的替代栅集成方法，该方法采用牺牲SiO2/多晶硅栅作为牺牲栅堆叠，经平坦化工艺后，分别去除N型器件区域和P型器件区域的牺牲栅堆叠，形成高k栅介质/金属栅替代栅堆叠，实现N型和P型高k栅介质/金属栅半导体器件的集成。
技术介绍
40多年来，集成电路技术按摩尔定律持续发展，特征尺寸不断缩小，集成度不断提高，功能越来越强。目前，金属氧化物半导体场效应晶体管(MOSFET)的特征尺寸已进入亚50纳米。伴随器件特征尺寸的不断减小，如果仍采用传统的多晶硅栅，多晶硅耗尽效应将越来越严重，多晶硅电阻也将随之增大，PMOS的硼穿通现象会更加显著，这些障碍将严重限制器件性能的进一步提高。为了克服以上困难，工业界开始采用高介电常数(高k)栅介质/金属栅栅结构代替传统的氧化硅/多晶硅栅结构。在高k栅介质/金属栅半导体器件的制备上，通常包括两种制备工艺一种是“先栅(gate first) ”制备工艺，一种是“后栅(gate last)”制备工艺。先栅制备工艺是先制备金属栅电极后制备源/漏，其与标准CMOS工艺流程相似。其特本文档来自技高网...

【技术保护点】
一种半导体器件的替代栅集成方法，包括：提供半导体衬底；在所述半导体衬底上形成阱区域，定义N型器件区域和/或P型器件区域；在所述N型器件区域和/或P型器件区域上分别形成牺牲栅堆叠，所述牺牲栅堆叠包括牺牲栅介质层和牺牲栅电极层，其中，所述牺牲栅介质层位于所述半导体衬底上，所述牺牲栅电极层位于所述牺牲栅介质层上；环绕所述牺牲栅堆叠形成侧墙；在所述牺牲栅堆叠两侧且嵌入所述半导体衬底形成源/漏区；在所述半导体衬底上形成SiO2层；在所述SiO2层上旋涂旋转涂布玻璃SOG；对所述SOG进行刻蚀至所述SiO2层露出；对SOG与SiO2层进行速率差刻蚀，实现SiO2层表面平坦化；随后分别在N型器件区域形成N型...

【技术特征摘要】

【专利技术属性】
技术研发人员：许高博，徐秋霞，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：