一种图形化绝缘体上硅衬底材料及其制备方法技术

本发明专利技术提供一种图形化绝缘体上硅衬底材料及其制备方法，所述制备方法包括：1）提供一包括底层硅、埋氧层及顶层硅的SOI衬底，于所述顶层硅表面形成绝缘层；2）于对应于制备晶体管沟道的位置形成刻蚀窗口；3）刻蚀所述绝缘层，形成贯穿至所述顶层硅的凹槽；4）提供一硅衬底，键合所述硅衬底及所述绝缘层；5）去除所述底层硅；6）去除所述埋氧层。本发明专利技术通过在对应于制备晶体管沟道的绝缘层中制作凹槽，该凹槽完全贯穿于顶层硅及底层硅之间，使得后续制备的晶体管沟道下方具有挖空区域。本发明专利技术的衬底制备过程中，在保证材料质量的同时，避免了Smart‑cut方法中的退火剥离步骤，从而避免了图形化区域的顶层硅因受到较大应力而出现破损的问题。

Patterned silicon on insulator substrate material and preparation method thereof

The invention provides a silicon substrate material on insulator graphic and a preparation method thereof. The preparation method comprises the following steps: 1) provides a SOI substrate, a buried oxide layer and the underlying silicon silicon layer, an insulating layer is formed on the top surface of silicon; 2) to correspond to the preparation of the transistor channel position the formation of the etching window; 3) etching the insulating layer, a groove is formed through the silicon layer; 4) providing a silicon substrate, bonding the silicon substrate and the insulating layer; 5) removal of the underlying silicon; 6) the buried oxide layer is removed. In the invention, a groove is formed in the insulating layer corresponding to the transistor channel, and the groove is completely penetrated between the top layer silicon and the bottom silicon, so that the lower part of the transistor channel below which is prepared is provided with a hollow area. The process of preparing a substrate of the invention, to guarantee the quality of materials at the same time, to avoid stripping Smart cut step annealing method, so as to avoid the top silicon graphic region due to large stress and failure problems.

【技术实现步骤摘要】

本专利技术涉及一种半导体器件衬底及其制备方法，特别是涉及一种图形化绝缘体上硅衬底材料及其制备方法。
技术介绍
SOI(Silicon-On-Insulator，绝缘衬底上的硅)技术是在顶层硅和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此，SOI逐渐成为了深亚微米的低压、低功耗集成电路的主流技术。开始采用SOI材料做基板时，芯片制造商在生产过程中仍然能够继续使用传统的制造工艺和设备。事实证明，SOI完全能够满足主流MOSFET(金属氧化物半导体场效应晶体管)的性能需求。对CMOS(互补金属氧化物半导体)器件的性能改善、漏电流减小以及功耗减少等都会产生极大的促进作用，特别适合于低电压器件结构等。除了CMOS器件，SOI还可用来制造技术领先的微电子机械系统(MEMS)，MEMS可用于传感器以及微光电技术电路等。此外，也可以利用SOI增强BiCMOS、功率器件和高压器件的性能，另外还能够改善在高温环境或者曝光在电离辐射环境下的集成电路的性能。SOI晶圆制造的芯片由数百万含晶体管的绝缘区组成，每个绝缘区都与其它绝缘区和其下的体型衬底硅基板互相隔离。这一特点极大地简化了电路的设计：由于晶体管之间是互相隔离的，设计师无需为了实现反偏结点的电气绝缘而设计复杂的电路方案。同时绝缘层也会保护顶层和体硅衬底基板上寄生的活动硅层。SOI的这两个优点，使得设计师们能够研发出更加紧凑的超大规模集成电路(VLSI)芯片。同时，集成电路制造商利用SOI还能够生产出在待机和操作模式下功耗更低的CMOS电路。由于此结构中绝缘层把活动硅膜层与体型衬底硅基板分隔开来，因此大面积的p-n结将被介电隔离(dielectricisolation)取代。源极和漏极(drainregions)向下延伸至氧化埋层(buriedoxideBOX)，有效减少了漏电流和结电容。其结果必然是大幅度提高了芯片的运行速度，拓宽了器件工作的温度范围。SOI器件还具有极小的结面积，因此具有良好的抗软失效、瞬时辐照和单粒子(α粒子)翻转能力。相对于体硅材料器件来说，SOI的寄生电容、源漏耦合、抗辐照等相关性能都有显著的提高，然而由于一般的SOI器件的有源区顶层硅与绝缘层接触，对器件造成了以下影响：第一，源漏与衬底之间存在一定的寄生电容，影响器件速度；第二，源漏之间通过底层BOX耦合，在较小尺寸的器件中易产生短沟道效应；第三，沟道下方绝缘层中的缺陷会对沟道载流子造成散射，影响载流子的迁移率；第四，高能粒子入射后，将在BOX绝缘层中激发电子-空穴对，影响器件的抗辐照性能。另外，现有的衬底材料制作过程往往需要引入如Smart-cut等分离技术，Smart-cut在分离的过程需要退火剥离，对于具有图形化空腔结构的SOI衬底材料，顶层硅容易受到较大应力而产生局部破损。基于以上所述，提供一种工艺可靠、并能够有效提高SOI器件可靠性的衬底材料及其制备方法实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种图形化绝缘体上硅衬底材料的制备方法，用于实现一种制备方法简单可靠的SON(Silicon-on-Nothing)衬底，并进一步提高传统SOI衬底制作器件的可靠性。为实现上述目的及其他相关目的，本专利技术提供一种图形化绝缘体上硅衬底材料的制备方法，所述制备方法包括步骤：步骤1)，提供一包括底层硅、埋氧层及顶层硅的SOI衬底，于所述顶层硅表面形成绝缘层；步骤2)，于所述绝缘层表面形成掩膜层，并于对应于制备晶体管沟道的位置形成刻蚀窗口；步骤3)，基于刻蚀窗口刻蚀所述绝缘层，形成贯穿至所述顶层硅的凹槽；步骤4)，提供一硅衬底，键合所述硅衬底及所述绝缘层；步骤5)，去除所述SOI衬底的底层硅；步骤6)，去除所述SOI衬底的埋氧层，形成图形化绝缘体上硅衬底材料。作为本专利技术的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤1)中，所述SOI衬底的顶层硅厚度为不小于30nm。作为本专利技术的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤1)中，采用热氧化工艺于所述顶层硅表面形成二氧化硅层，作为绝缘层。作为本专利技术的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤1)中，所述绝缘层的厚度为不小于5nm。作为本专利技术的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤4)在键合前还包括对所述SOI衬底及硅衬底进行清洗的步骤。作为本专利技术的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤5)中，采用TMAH溶液对所述SOI衬底的底层硅进行湿法腐蚀以将其全部去除。作为本专利技术的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤6)中，采用HF溶液对所述SOI衬底的埋氧层进行湿法腐蚀以将其全部去除，露出所述顶层硅。作为本专利技术的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤6)中，还包括对所述顶层硅表面进行CMP抛光的步骤。本专利技术还提供一种图形化绝缘体上硅衬底材料，包括：硅衬底；绝缘层，结合于所述底层硅表面，且于对应于制备晶体管沟道的位置具有直至所述硅衬底的凹槽；顶层硅，结合于所述绝缘层表面。作为本专利技术的图形化绝缘体上硅衬底材料的一种优选方案，所述绝缘层为二氧化硅层。作为本专利技术的图形化绝缘体上硅衬底材料的一种优选方案，所述绝缘层的厚度为不小于5nm。作为本专利技术的图形化绝缘体上硅衬底材料的一种优选方案，所述顶层硅的厚度范围为不小于30nm。如上所述，本专利技术的图形化绝缘体上硅衬底材料及其制备方法，具有以下有益效果：本专利技术通过在对应于制备晶体管沟道的绝缘层中制作凹槽，该凹槽完全贯穿于顶层硅及底层硅之间，使得后续制备的晶体管沟道下方具有挖空区域。本专利技术的衬底制备过程中，在保证材料质量的同时，避免了Smart-cut方法中的退火剥离步骤，从而避免了图形化区域的顶层硅因受到较大应力而出现破损的问题。本专利技术结构及方法简单，可有效提高器件的可靠性，在半导体制造领域具有广泛的应用前景。附图说明图1～图7分别显示为本专利技术图形化绝缘体上硅衬底材料的制备方法各步骤所呈现的结构示意图。图7显示为本专利技术的图形化绝缘体上硅衬底材料的结构示意图。元件标号说明101底层硅102埋氧层103顶层硅104绝缘层105掩膜层106凹槽107硅衬底具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图1～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。如图1～图7所示，本实施例提供一种图形化绝缘体上硅衬底107本文档来自技高网...

【技术保护点】
一种图形化绝缘体上硅衬底材料的制备方法，其特征在于，所述制备方法包括步骤：步骤1)，提供一包括底层硅、埋氧层及顶层硅的SOI衬底，于所述顶层硅表面形成绝缘层；步骤2)，于所述绝缘层表面形成掩膜层，并于对应于制备晶体管沟道的位置形成刻蚀窗口；步骤3)，基于刻蚀窗口刻蚀所述绝缘层，形成贯穿至所述顶层硅的凹槽；步骤4)，提供一硅衬底，键合所述硅衬底及所述绝缘层；步骤5)，去除所述SOI衬底的底层硅；步骤6)，去除所述SOI衬底的埋氧层，形成图形化绝缘体上硅衬底材料。

【技术特征摘要】
1.一种图形化绝缘体上硅衬底材料的制备方法，其特征在于，所述制备方法包括步骤：步骤1)，提供一包括底层硅、埋氧层及顶层硅的SOI衬底，于所述顶层硅表面形成绝缘层；步骤2)，于所述绝缘层表面形成掩膜层，并于对应于制备晶体管沟道的位置形成刻蚀窗口；步骤3)，基于刻蚀窗口刻蚀所述绝缘层，形成贯穿至所述顶层硅的凹槽；步骤4)，提供一硅衬底，键合所述硅衬底及所述绝缘层；步骤5)，去除所述SOI衬底的底层硅；步骤6)，去除所述SOI衬底的埋氧层，形成图形化绝缘体上硅衬底材料。2.根据权利要求1所述的图形化绝缘体上硅衬底材料的制备方法，其特征在于：步骤1)中，所述SOI衬底的顶层硅厚度为不小于30nm。3.根据权利要求1所述的图形化绝缘体上硅衬底材料的制备方法，其特征在于：步骤1)中，采用热氧化工艺于所述顶层硅表面形成二氧化硅层，作为绝缘层。4.根据权利要求1所述的图形化绝缘体上硅衬底材料的制备方法，其特征在于：步骤1)中，所述绝缘层的厚度为不小于5nm。5.根据权利要求1所述的图形化绝缘体上硅衬底材料的制备方法，其特征在于：步骤4)在键合前还包...

【专利技术属性】
技术研发人员：俞文杰，刘强，刘畅，文娇，王翼泽，王曦，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海;31