晶体管及其制作方法技术

本发明专利技术提供了一种晶体管及其制作方法，所述晶体管包括：半导体衬底；位于所述半导体衬底表面栅极结构；位于所述栅极结构两侧的半导体衬底内的源区和漏区，所述源区和漏区之间的半导体衬底为沟道区；位于所述沟道区下方的半导体衬底内的隔离层，所述隔离层用于防止所述源区和漏区之间的漏电流，所述隔离层的宽度小于所述栅极结构的宽度。本发明专利技术减小了晶体管的漏电流，降低了晶体管的功耗，满足了应用的要求。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别涉及晶体管及其制作方法。
技术介绍
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。现有技术提供了一种晶体管的制作方法。请参考图1至图3，为现有技术的晶体管的制作方法剖面结构示意图。请参考图1，提供半导体衬底100，所述半导体衬底100上形成栅介质层101和栅极102，所述栅介质层101和栅极102构成栅极结构。接着，请参考图2，在栅极结构两侧的半导体衬底内形成轻掺杂区104，所述轻掺杂区104通过离子注入形成。接着，请参考图3，在栅极结构两侧的半导体衬底上形成栅极结构的侧墙105。进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源区106和漏区107。在公开号为CN101789447A的中国专利申请中可以发现更多关于现有技术的信息。在实际中发现，现有方法制作的晶体管的功耗偏大，无法满足应用的要求。
技术实现思路
本专利技术解决的问题是提供了一种晶体管及其制作方法，获得的晶体管功耗小，满足了应用的要求。为解决上述问题，本专利技术提供了一种晶体管，包括：半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的半导体衬底内的源区和漏区，所述源区和漏区之间的半导体衬底为沟道区，还包括：位于所述沟道区下方的半导体衬底内的隔离层，所述隔离层用于防止所述源区和漏区之间的漏电流，所述隔离层的宽度小于所述栅极结构的宽度。可选地，所述隔离层的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅中的一种或多种。可选地，所述隔离层上方的沟道区的深度范围为0.02～0.04微米。可选地，所述栅极结构的宽度范围为0.05～0.4微米，所述隔离层的宽度范围为0.05～0.07微米。可选地，所述隔离层的厚度范围为0.03～1微米。可选地，所述半导体衬底包括：第一衬底；-->外延层，位于所述第一衬底上，所述栅极结构位于所述外延层上方，所述源区和漏区位于所述栅极结构两侧的外延层内，所述沟道区位于所述源区和漏区之间的外延层内，所述隔离层位于所述外延层内。相应地，本专利技术还提供一种晶体管的制作方法，包括：提供半导体衬底；在所述半导体衬底表面形成栅极结构；在所述栅极结构两侧的半导体衬底内形成源区和漏区，所述源区和漏区之间的半导体衬底为沟道区；在所述沟道区下方的半导体衬底内形成隔离层，所述隔离层的宽度小于所述栅极结构的宽度，所述隔离层用于防止所述源区和漏区之间漏电流。可选地，所述隔离层的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅中的一种或多种。可选地，所述隔离层上方的沟道区的深度范围为0.02～0.04微米。可选地，所述栅极结构的宽度范围为0.05～0.4微米，所述隔离层的宽度范围为0.05～0.07微米。可选地，所述隔离层的厚度范围为0.03～1微米。可选地，所述半导体衬底的制作方法包括：提供第一衬底；在所述第一衬底上形成外延层；在所述外延层表面形成所述栅极结构；在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区之间的外延层为有源区；在所述有源区下方的外延层内形成隔离层，所述隔离层的宽度小于所述栅极结构的宽度。与现有技术相比，本专利技术具有以下优点：本专利技术提供的晶体管在源区和漏区之间的沟道区下方设置隔离层，在栅极施加控制电压时，所述源区和漏区分别形成电场，所述隔离层能够防止所述源区的电场和漏区电场驱动载流子在源区和漏区之间的沟道区的下方流动，防止所述沟道区下方形成漏电流，从而减小了晶体管漏电流，减小了晶体管的功耗，满足了应用的要求。而且，这一方法保留了完整的沟道区，因而减小了开启饱和电流的损失。附图说明图1～3是现有的晶体管制作方法剖面结构示意图；图4是本专利技术一个实施例的晶体管结构示意图；图5是本专利技术的晶体管制作方法流程示意图；图6～图9是本专利技术一个实施例的晶体管制作方法剖面结构示意图。具体实施方式现有方法制作的晶体管的功耗偏大，无法满足应用的要求。经过专利技术人研究发现，由于现有的晶体管漏电流，使得所述晶体管的功耗偏大。造成所述漏电流的原因是源区和-->漏区之间存在漏电流。结合图3，当在所述漏区107处施加控制电压时，漏区的电场随着耗尽层的展宽进入沟道区，与源区电场逐渐接近，这会降低沟道区的势垒，从而引起源漏区之间的漏电流。所述漏电流现象在源区106和漏区107的沟道区下方(图3中的沟道区下方的108区域)更为显著。为了解决上述问题，专利技术人提出一种晶体管，包括：半导体衬底；位于所述半导体衬底表面栅极结构；位于所述栅极结构两侧的半导体衬底内的源区和漏区，所述源区和漏区之间为沟道区，还包括：位于所述沟道区下方的半导体衬底内的隔离层，所述隔离层用于防止所述源区和漏区之间的漏电流，所述隔离层的宽度小于所述栅极结构的宽度。下面结合具体的实施例对本专利技术的技术方案进行详细地说明。结合图4所示的本专利技术一个实施例的晶体管结构示意图，所述晶体管包括：半导体衬底200，所述半导体衬底200的材质为半导体材质，例如所述半导体衬底200可以为硅或锗硅；栅介质层204，位于所述半导体衬底200的表面，所述栅介质层204的材质为氧化硅，其厚度范围为10～300埃；栅极205，位于所述栅介质层204的表面，所述栅极205的材质为多晶硅，其厚度范围为500～3000埃，所述栅极205与栅介质层204构成栅极结构；侧墙208，位于所述栅极结构两侧的半导体衬底200表面，所述侧墙208为单层的绝缘层或氧化硅-氮化硅-氧化硅构成的三层ONO结构，所述绝缘层材质为氧化硅、氮化硅、碳化硅或氮氧化硅；轻掺杂区207，位于所述栅极结构两侧的半导体衬底200内；源区210，位于所述半导体衬底200一侧的半导体衬底200内，所述源区210与所述侧墙208相邻；漏区209，位于所述半导体衬底200另一侧的半导体衬底200内，所述漏区209与所述侧墙208相邻，所述源区210和漏区209之间的半导体衬底为沟道区(图中未示出)；隔离层201，位于所述沟道区下方的半导体衬底200内，所述隔离层201用于防止所述源区210和漏区209之间的漏电流，所述隔离层201的宽度小于所述栅极结构的宽度。所述沟道区用于所述源区210和漏区209之间的导电通道。作为一个实施例，所述沟道区的深度范围为0.02～0.04微米。所述隔离层201的宽度应小于所述栅极结构的宽度。本专利技术所述的栅极结构的宽度为栅极结构的栅极205的宽度。作为一个实施例，所述栅极205的宽度范围为0.05～0.4微米，所述隔离层201的宽度范围为0.05～0.07微米。所述隔离层201可以防止源区210和漏区210的载流子经过源区210和漏区209之间的沟道区下方的半导体衬底200，从而防止所述沟道区下方的半导体衬底200内形成漏电流。所述隔离层201的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅中的一种或多种。所述隔离层201用于阻止载流子在源区210和漏区209之间的沟道区以外的半导体衬底200的其他区域流动，即在所述沟道区下方的半导体衬底200内不会有漏电流形成。因此，需要对所述隔离层201的厚度进行优化设置本文档来自技高网...

【技术保护点】
１．一种晶体管，包括：半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的半导体衬底内的源区和漏区，所述源区和漏区之间的半导体衬底为沟道区，其特征在于，还包括：位于所述沟道区下方的半导体衬底内的隔离层，所述隔离层用于防止所述源区和漏区之间的漏电流，所述隔离层的宽度小于所述栅极结构的宽度。

【技术特征摘要】
1.一种晶体管，包括：半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的半导体衬底内的源区和漏区，所述源区和漏区之间的半导体衬底为沟道区，其特征在于，还包括：位于所述沟道区下方的半导体衬底内的隔离层，所述隔离层用于防止所述源区和漏区之间的漏电流，所述隔离层的宽度小于所述栅极结构的宽度。2.如权利要求1所述的晶体管，其特征在于，所述隔离层的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅中的一种或多种。3.如权利要求1所述的晶体管，其特征在于，所述隔离层上方的沟道区的深度范围为0.02～0.04微米。4.如权利要求1所述的晶体管，其特征在于，所述栅极结构的宽度范围为0.05～0.4微米，所述隔离层的宽度范围为0.05～0.07微米。5.如权利要求1所述的晶体管，其特征在于，所述隔离层的厚度范围为0.03～1微米。6.如权利要求1所述的晶体管，其特征在于，所述半导体衬底包括：第一衬底；外延层，位于所述第一衬底上，所述栅极结构位于所述外延层上方，所述源区和漏区位于所述栅极结构两侧的外延层内，所述沟道区位于所述源区和漏区之间的外延层内，所述隔离层位于所述外延层内。7.一种制作如权利要求1所述的晶体管的方法，其特征在于，包括：提供...

【专利技术属性】
技术研发人员：冯雪，唐树澍，吴小利，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31