基于氧化分凝的埋沟结构硅基围栅晶体管及其制备方法技术

本发明专利技术提供了一种埋沟结构硅基围栅晶体管，属于微电子半导体器件领域。该晶体管包括沟道区、栅介质、栅区、源区、漏区和源漏端外延区，其中，沟道区为硅纳米线结构，包括三层，内部是圆柱形的沟道区下层，包裹在其外的两层分别是沟道区和沟道区上层，沟道区上层和沟道区下层掺杂有类型相反的杂质，沟道区上层外覆盖一层栅介质区，栅区位于栅介质的外层。本发明专利技术基于氧化分凝技术制备出适合应用在高速电路中的埋沟结构硅基围栅晶体管，避免了围栅器件多晶向带来的迁移率下降和严重的随机电报噪声现象。

【技术实现步骤摘要】

本专利技术关于微电子半导体器件领域中围栅场效应晶体管，具体涉及一种基于氧化分凝技术的适合应用在高速低功耗电路中的埋沟结构硅基围栅晶体管。
技术介绍
随着超大规模集成电路不断降低成本、增加集成度、提高性能、CMOS器件特征尺寸不断缩小，器件的泄漏电流不断增加，短沟效应(SCE：Short-Channel-Effect)显得越来越严重。为了克服阻碍器件尺寸缩小的主要问题，其中一个有效途径就是用多栅结构来提高栅对沟道的控制能力，改善器件特性，使得器件可以更好地适应小尺寸领域工作。多栅器件结构例如双栅MOS(DGMOS：Double-Gate-MOSFET)、双栅FinFET(Fin-Field-Effect-Transistor)、三栅Ω栅器件和围栅器件。其中围栅结构具有最强的栅控能力，因为整个沟道区将被栅所包围，这种围栅结构作为沟道区的硅膜呈圆柱形结构，因此消除了拐角效应，有利于迁移率的提高和提高器件的可靠性。同时，硅基围栅器件的工艺与传统硅基CMOS工艺兼容，使得围栅器件制造成本低，有利于大规模集成，适用于各种追求高性能电路芯片。然而，硅基围栅器件的一个不可避免的问题是沟道多晶向，由本文档来自技高网...

【技术保护点】
１．一种埋沟结构硅基围栅晶体管，包括沟道区、栅介质、栅区、源区、漏区和源漏端外延区，其特征在于，所述沟道区为硅纳米线结构，包括三层，内部是圆柱形的沟道区下层，包裹在其外的两层分别是沟道区和沟道区上层，沟道区上层和沟道区下层掺杂有类型相反的杂质，沟道区上层外覆盖一层栅介质区，栅区位于栅介质的外层。

【技术特征摘要】
1.一种埋沟结构硅基围栅晶体管，包括沟道区、栅介质、栅区、源区、漏区和源漏端外延区，其特征在于，所述沟道区为硅纳米线结构，包括三层，内部是圆柱形的沟道区下层，包裹在其外的两层分别是沟道区和沟道区上层，沟道区上层和沟道区下层掺杂有类型相反的杂质，沟道区上层外覆盖一层栅介质区，栅区位于栅介质的外层。2.如权利要求1所述的埋沟结构硅基围栅晶体管，其特征在于，沟道区、栅介质和栅区的长度取值范围是10纳米～10微米。3.如权利要求1所述的埋沟结构硅基围栅晶体管，其特征在于，沟道区为圆环状，其厚度取值范围是10纳米～1微米，不掺杂或等效于不掺杂。4.如权利要求1所述的埋沟结构硅基围栅晶体管，其特征在于，沟道区上层为圆环状，其厚度取值范围是10纳米～1微米，掺杂浓度范围是1016～1018cm-3。5.如权利要求1所述的埋沟结构硅基围栅晶体管，其特征在于，沟道区下层为圆柱结构，其直径取值范围是10纳米～3微米，掺杂浓度范围是1016～1018cm-3。6.如权利要求1所述的埋沟结构硅基围栅晶体管，其特征在于，所述栅介质厚...

【专利技术属性】
技术研发人员：邹积彬，黄如，王润声，杨庚雨，艾玉洁，樊捷闻，
申请(专利权)人：北京大学，
类型：发明
国别省市：11