EDMOS晶体管及其制作方法技术

本发明专利技术提供了一种EDMOS晶体管及其制作方法，所述晶体管包括：具有深掺杂阱的半导体衬底；位于深掺杂阱内且相邻的第一掺杂阱和第二掺杂阱；位于第一掺杂阱和第二掺杂阱上方的栅介质层；栅极，位于所述栅介质层表面；源区，位于所述第一掺杂阱内；漏区，位于所述第二掺杂阱内，且所述漏区位于第二掺杂阱的远离所述栅极和源区的一侧；轻掺杂区，位于所述第二掺杂阱内，所述轻掺杂区的一个侧面与所述栅极和栅介质层的一个侧面相对，且所述轻掺杂区的另一个侧面与所述漏区之间具有间隙，所述轻掺杂区与第二掺杂阱的导电类型相反；位于所述深掺杂阱表面的层间介质层、源区导电插塞和漏区导电插塞。本发明专利技术提高了EDMOS晶体管的关断电压。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别涉及EDMOS晶体管及其制作方法。
技术介绍
在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起而开发的单芯片制程，尤其是目前用于制作单片集成电路的扩展漏极金属氧化物半导体(Extend Drin MOS，EDMOS)制程，为一主流趋势。请参考图1，为现有的EDMOS晶体管结构示意图。所述EDMOS晶体管包括：半导体衬底100；位于所述半导体衬底100内的深掺杂阱101；位于所述深掺杂阱101内的P型掺杂阱102；位于所述深掺杂阱101内的N型掺杂阱103，所述N型掺杂阱103与所述P型掺杂阱102相邻；位于所述深掺杂阱101表面的栅介质层104，所述栅介质层104覆盖部分所述P型掺杂阱102和N型掺杂阱103；位于所述栅介质层104表面的栅极105；侧墙107，位于所述栅极105两侧；源区108，位于所述栅极105和侧墙107一侧的P型掺杂阱102内；漏区109，位于所述栅极105和侧墙107另一侧的N型掺杂阱103内；层间介质层110，位于所述深掺杂阱102表面；源区导电插塞111，位于所述源区108表面的层间介质层110内；漏区导电插塞112，位于所述漏区109表面的层间介质层110内。在公开号为CN101197291A的中国专利申请中可以发现更多关于现有的EDMOS信息。在实际中，现有的EDMOS晶体管的关断电压(Breakdown Voltage，BV)偏低，无法满足应用的要求。
技术实现思路
本专利技术解决的问题是提供了一种EDMOS晶体管及其制作方法，提高了EDMOS晶体管的关断电压，满足了应用的要求。为解决上述问题，本专利技术提供了一种EDMOS晶体管，包括：半导体衬底；深掺杂阱，位于所述半导体衬底内；第一掺杂阱，位于所述深掺杂阱内；第二掺杂阱，位于所述深掺杂阱内，且所述第二掺杂阱与所述第一掺杂阱相邻；栅介质层，位于所述第一掺杂阱和第二掺杂阱上方，所述栅介质层部分覆盖所述第一掺杂阱和第二掺杂阱；栅极，位于所述栅介质层表面；源区，位于所述第一掺杂阱内；漏区，位于所述第二掺杂阱内，且所述漏区位于所述第二掺杂阱的远离所述栅极和源区的一侧；轻掺杂区，位于所述第二掺杂阱内，所述轻掺杂区的一个侧面与所述栅极和栅介-->质层的一个侧面相对，且所述轻掺杂区的另一个侧面与所述漏区之间具有间隙，所述轻掺杂区与第二掺杂阱的导电类型相反；层间介质层，位于所述深掺杂阱表面；源区导电插塞，位于所述源区上的层间介质层内；漏区导电插塞，位于所述漏区上的层间介质层内。可选地，所述栅极与所述漏区之间的距离范围为0.4～0.8微米，所述轻掺杂区与所述漏区之间的距离不小于0.3微米。可选地，所述深掺杂阱的导电类型为N型，所述第一掺杂阱的导电类型为P型，所述第二掺杂阱的导电类型为N型，所述源区和漏区的导电类型为N型，所述轻掺杂区的导电类型为P型。可选地，所述轻掺杂区的掺杂离子为硼离子、二氟化硼离子或铟离子。相应地，本专利技术还提供一种EDMOS晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底内形成有深掺杂阱；在所述深掺杂阱内形成相邻的第一掺杂阱和第二掺杂阱；在所述部分所述第一掺杂阱和第二掺杂阱的表面依次形成栅介质层和栅极，所述栅介质层和栅极部分覆盖所述第一掺杂阱和第二掺杂阱；在所述第二掺杂阱内形成轻掺杂区，所述轻掺杂区的一个侧面与所述栅介质层和栅极的一个侧面相对；在所述栅介质层和栅极两侧的形成源区和漏区，所述源区位于所述第一掺杂阱内，所述漏区位于所述第二掺杂阱内，所述漏区位于所述第二掺杂阱的远离所述源区和栅极的一侧，且所述漏区与所述轻掺杂区之间具有间隙；在所述深掺杂阱表面形成层间介质层；在所述层间介质层内形成源区导电插塞和漏区导电插塞，所述源区导电插塞位于所述源区上的层间介质层内，所述漏区导电插塞位于所述漏区上的层间介质层内。可选地，所述栅极与所述漏区之间的距离范围为0.4～0.8微米，所述轻掺杂区与所述漏区之间的距离不小于0.3微米。可选地，所述深掺杂阱的导电类型为N型，所述第一掺杂阱的导电类型为P型，所述第二掺杂阱的导电类型为N型，所述源区和漏区的导电类型为N型，所述轻掺杂区的导电类型为P型。可选地，所述轻掺杂区的掺杂离子为硼离子、二氟化硼离子或铟离子。与现有技术相比，本专利技术具有以下优点：本专利技术提供的EDMOS晶体管包括位于深掺杂阱内的第一掺杂阱和第二掺杂阱，所述第一掺杂阱内形成有源区，所述第二掺杂阱内形成有漏区，所述第二掺杂阱内还形成有与栅极相邻的轻掺杂区，所述轻掺杂区与所述漏区之间具有间隙，从而在所述栅极施加控制电压时，在所述第二掺杂阱内形成耗尽层，由所述耗尽层形成的电场会集中在栅极的边缘，由于耗尽层形成的电场会降低EDMOS的工作电压，本专利技术的轻掺杂区可以将栅极边缘由于耗尽层电荷形成的电场分散，从而防止了耗尽层形成的电场对EDMOS的工作电压的降低，提高了EDMOS的的工作电压，并且所述轻掺杂区可以利用标准的MOS晶体管制作轻掺杂区的离子注入工艺形成，从而能够与标准的MOS工艺兼容，无需改变EDMOS的栅介质层的厚-->度的前提下，实现了EMOD工作电压的提高。附图说明图1是现有技术的EDMOS晶体管结构示意图；图2是本专利技术的EDMOS晶体管结构示意图；图3是本专利技术的EDMOS晶体管制作方法流程示意图；图4～图7是本专利技术一个实施例的EDMOS晶体管制作方法剖面结构示意图。具体实施方式现有的EDMOS晶体管的关断电压偏低。以3.3V开启电压的EDMOS晶体管为例，其关断电压仅为6V，而实际需要其关断电压大于10V，无法满足应用要求。专利技术人发现，由于EDMOS晶体管的关断电压取决于栅介质层的厚度，该厚度越大，EDMOS晶体管的关断电压越高。但是由于EDMOS晶体管通常与标准的CMOS晶体管一起制作，其利用标准的CMOS晶体管的制作流程和相应地掩膜版，从而该栅介质层与标准的CMOS晶体管的栅介质层的厚度相同。若要提高所述栅介质层厚度以提高EDMOS晶体管的关断电压，需要专门的掩膜版制作相应的介质层，这会增加EDMOS晶体管的制作成本，同时需要改变现有的MOS的制造工艺。为了解决上述问题，专利技术人提出一种EDMOS晶体管，能够利用标准的CMOS制作工艺制作，并且能够提高EDMOS晶体管的关断电压。请参考图2，所述EDMOS晶体管包括：半导体衬底200；深掺杂阱201，位于半导体衬底200内；第一掺杂阱202，位于深掺杂阱201内；第二掺杂阱203，位于所述深掺杂阱201内，且所述第二掺杂阱203与所述第一掺杂阱202相邻；栅介质层204，位于所述第一掺杂阱201和第二掺杂阱203上方，所述栅介质层204部分覆盖所述第一掺杂阱201和第二掺杂阱203；栅极205，位于所述栅介质层204表面；侧墙207，位于所述栅介质层204和栅极205两侧的第一掺杂阱202和第二掺杂阱203表面；源区208，位于所述第一掺杂阱202内，且所述源区208的位置与所述第一掺杂阱202上方的侧墙207对应；漏区209，位于第二掺杂阱203内，且所述漏区209位于远离所述栅极205、栅介质层204、所述第二掺杂阱203上方的侧墙207的一侧的第二掺杂阱203内；轻掺杂区206，位于所述第二掺杂阱203内，所本文档来自技高网...

【技术保护点】
一种ＥＤＭＯＳ晶体管，其特征在于，包括：半导体衬底；深掺杂阱，位于所述半导体衬底内；第一掺杂阱，位于所述深掺杂阱内；第二掺杂阱，位于所述深掺杂阱内，且所述第二掺杂阱与所述第一掺杂阱相邻；栅介质层，位于所述第一掺杂阱和第二掺杂阱上方，所述栅介质层部分覆盖所述第一掺杂阱和第二掺杂阱；栅极，位于所述栅介质层表面；源区，位于所述第一掺杂阱内；漏区，位于所述第二掺杂阱内，且所述漏区位于所述第二掺杂阱的远离所述栅极和源区的一侧；轻掺杂区，位于所述第二掺杂阱内，所述轻掺杂区的一个侧面与所述栅极和栅介质层的一个侧面相对，且所述轻掺杂区的另一个侧面与所述漏区之间具有间隙，所述轻掺杂区与第二掺杂阱的导电类型相反；层间介质层，位于所述深掺杂阱表面；源区导电插塞，位于所述源区上的层间介质层内；漏区导电插塞，位于所述漏区上的层间介质层内。

【技术特征摘要】
1.一种EDMOS晶体管，其特征在于，包括：半导体衬底；深掺杂阱，位于所述半导体衬底内；第一掺杂阱，位于所述深掺杂阱内；第二掺杂阱，位于所述深掺杂阱内，且所述第二掺杂阱与所述第一掺杂阱相邻；栅介质层，位于所述第一掺杂阱和第二掺杂阱上方，所述栅介质层部分覆盖所述第一掺杂阱和第二掺杂阱；栅极，位于所述栅介质层表面；源区，位于所述第一掺杂阱内；漏区，位于所述第二掺杂阱内，且所述漏区位于所述第二掺杂阱的远离所述栅极和源区的一侧；轻掺杂区，位于所述第二掺杂阱内，所述轻掺杂区的一个侧面与所述栅极和栅介质层的一个侧面相对，且所述轻掺杂区的另一个侧面与所述漏区之间具有间隙，所述轻掺杂区与第二掺杂阱的导电类型相反；层间介质层，位于所述深掺杂阱表面；源区导电插塞，位于所述源区上的层间介质层内；漏区导电插塞，位于所述漏区上的层间介质层内。2.如权利要求1所述的EDMOS晶体管，其特征在于，所述栅极与所述漏区之间的距离范围为0.4～0.8微米，所述轻掺杂区与所述漏区之间的距离不小于0.3微米。3.如权利要求1所述的EDMOS晶体管，其特征在于，所述深掺杂阱的导电类型为N型，所述第一掺杂阱的导电类型为P型，所述第二掺杂阱的导电类型为N型，所述源区和漏区的导电类型为N型，所述轻掺杂区的导电类型为P型。4.如权利要求3所述的EDMOS晶体管，其特征在于，所述轻掺杂区的掺杂离子为硼离子、二氟化硼离子或铟离子。5.一种如权利要求1所述的...

【专利技术属性】
技术研发人员：吴小利，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31