四方扁平无引脚封装及其制造方法技术

本发明专利技术公开了一种四方扁平无引脚封装及其制造方法。该四方扁平无引脚封装包括第一图案化导电层、第二图案化导电层、芯片、多条焊线及封装胶体。第一图案化导电层定义出第一空间。第二图案化导电层定义出第二空间，其中第一空间与第二空间及围绕第二空间的部分第二图案化导电层重叠。芯片配置于第二图案化导电层。焊线连接于芯片及第二图案化导电层之间。封装胶体包覆第二图案化导电层、芯片及焊线。根据本发明专利技术，可降低封装厚度，也可降低制造成本。

【技术实现步骤摘要】

本专利技术涉及一种四方扁平封装(Quad Flat Package, QFP)及其制造方法，且特别 涉及一种四方扁平无引脚封装(Quad Flat Non-leaded package, QFN package)及其制造 方法。
技术介绍
集成电路(integrated circuits, IC)的生产主要包括集成电路的设计 (ICdesign)、集成电路的制作(IC process)及集成电路的封装(IC package)。集成电路封 装的目的在于防止芯片受到外界温度、湿气的影响及杂尘污染，并提供芯片与外部电路之 间电性连接的媒介。半导体封装技术包含有许多封装形态，其中属于四方扁平封装系列的四方扁平无 引脚封装具有较短的信号传递路径及相对较快的信号传递速度，故适用于高频传输的芯片 封装。也因此，四方扁平无引脚封装是低脚位(low pincount)封装型态的主流之一。在四方扁平无引脚封装的工艺中，先将多个芯片配置在导线架(Ieadframe)上。 然后，通过多条焊线使这些芯片电性连接至导线架。之后，通过封装胶体来包覆图案化导电 层、这些焊线及这些芯片。最后，单体化上述结构而得到多个四方扁平无引脚封装。
技术实现思路
本专利技术提供一种四方扁平无引脚封装，其可降低封装厚度。本专利技术提供一种四方扁平无引脚封装的制造方法，其可降低制造成本。本专利技术提出一种四方扁平无引脚封装，其包括第一图案化导电层、第二图案化导 电层、芯片、多条焊线及封装胶体。第一图案化导电层定义出与第一图案化导电层呈正负片 关系的第一空间。第二图案化导电层定义出与第二图案化导电层呈正负片关系的第二空 间，其中第一空间与第二空间及围绕第二空间的部分第二图案化导电层重叠。芯片配置于 第二图案化导电层，其中第二图案化导电层位于芯片及第一图案化导电层之间。焊线连接 于芯片及第二图案化导电层之间。封装胶体包覆第二图案化导电层、芯片及焊线。本专利技术提出一种四方扁平无引脚封装的制造方法。首先，提供牺牲层、两离形膜及 两金属层。将牺牲层叠合于两离形膜之间且将两离形膜及牺牲层叠合于两金属层之间，其 中各离形膜暴露出部分牺牲层，且各金属层覆盖离形膜及离形膜暴露出的部分牺牲层。于 各金属层形成第一掩模层，其中各第一掩模层暴露出部分金属层。于各第一掩模层暴露出 的部分金属层形成第一图案化导电层。移除各第一掩模层以使各第一图案化导电层暴露出 部分金属层。于各第一图案化导电层暴露出的部分金属层形成介电层。切割介电层、金属 层、离形膜及牺牲层。在切割介电层、金属层、离形膜及牺牲层之后移除牺牲层及离形膜。在 移除牺牲层及离形膜之后移除金属层。于各第一图案化导电层配置多个芯片。形成多条焊 线以使各芯片电性连接于第一图案化导电层。本专利技术提出一种四方扁平无引脚封装的制造方法。首先，提供牺牲层、两离形膜及两金属层。将牺牲层叠合于两离形膜之间且将两离形膜及牺牲层叠合于两金属层之间，其 中各离形膜暴露出部分牺牲层，且各金属层覆盖离形膜及离形膜暴露出的部分牺牲层。于 各金属层形成第一掩模层，其中各第一掩模层暴露出部分金属层。于各第一掩模层暴露出 的部分金属层形成第一图案化导电层。切割第一掩模层、金属层、离形膜及牺牲层。在切割 第一掩模层、金属层、离形膜及牺牲层之后移除牺牲层及离形膜。在移除牺牲层及离形膜之 后移除金属层。于各第一图案化导电层配置多个芯片。形成多条焊线以使各芯片电性连接 于第一图案化导电层。形成多个封装胶体，其中各封装胶体包覆芯片及连接于芯片的多条 焊线。移除第一掩模层。本专利技术的四方扁平无引脚封装，在其制造过程中，于牺牲层的部分区域配置离形 膜，以使金属层可粘着于牺牲层未被离形膜覆盖的区域。最后移除牺牲层未被离形膜所覆 盖的区域，使金属层可通过离形膜剥离自牺牲层而与牺牲层分离。 为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图，作详 细说明如下。附图说明图IA至图IH为本专利技术实施例的四方扁平无引脚封装的制造方法流程剖视图。图2为本专利技术另一实施例的四方扁平无引脚封装的制造方法剖视图。图3为本专利技术又一实施例的四方扁平无引脚封装的制造方法剖视图。图4A至图4E为本专利技术再一实施例的四方扁平无引脚封装的制造方法流程剖视 图。附图标记说明100,100'四方扁平无引脚封装110:牺牲层120:离形膜130:金属层140:第一掩模层140，第二掩模层150:第一图案化导电层150’ 第二图案化导电层 150a:导电层160 第一抗氧化层160’ 第二抗氧化层170:介电层180 芯片190 焊线A:区域M、M’ 封装胶体Sl 第一空间S2 第二空间具体实施例方式图IA至图IH为本专利技术实施例的四方扁平无引脚封装的制造方法流程剖视图。首 先，请参考图1A，提供牺牲层110、两离形膜120及两金属层130。接着，将牺牲层110叠合 于两离形膜120之间且将两离形膜120及牺牲层110叠合于两金属层130之间，其中各离 形膜120陷入牺牲层110并暴露出部分牺牲层110，且各金属层130覆盖离形膜120及牺牲 层110被离形膜120暴露出的部分。接着，在各金属层130形成第一掩模层140，其中各第 一掩模层140暴露出部分金属层130。值得注意的是，离形膜120并未完全覆盖牺牲层110，所以牺牲层110可通过未被 离形膜120覆盖的区域A而粘着于金属层130。请参考图1B，在各金属层130被第一掩模层140暴露出的部分形成第一图案化导 电层150。此外，在本实施例中，还可在形成第一图案化导电层150之前，在各金属层130被 第一掩模层140暴露出的部分形成第一抗氧化层160。请参考图1C，移除各第一掩模层140，以使各第一图案化导电层150暴露出部分金 属层130。接着，请参考图1D，在各金属层130被第一图案化导电层150暴露出的部分形成 介电层170。请参考图1E，在各介电层170形成第二掩模层140’，其中各第二掩模层140’暴露 出第一图案化导电层150及围绕第一图案化导电层150的部分介电层170。于各第二掩模 层140’暴露出的第一图案化导电层150及围绕第一图案化导电层150的部分介电层170 形成第二图案化导电层150’。在本实例中，还可在各第二图案化导电层150’形成第二抗氧 化层160，。请参考图IF及图1G，移除各第二掩模层140’。接着，切割这些介电层170、这些金 属层13 0、这些离形膜120及牺牲层110，以移除牺牲层110未被这些离形膜120覆盖的区 域A。然后，移除牺牲层110及这些离形膜120。金属层130与离形膜120之间具有暂时性的结合力，故将金属层130脱离自离形 膜120的方法可包括解除金属层130与离形膜120的结合力，其中解除金属层130与离形 膜120的结合力的方式可包括以化学或物理的方式来使金属层130及离形膜120分离。在 本实施例中，移除牺牲层110及离形膜120的方法例如是以物理方式将各金属层130从离 形膜120剥离。值得注意的是，上述的移除牺牲层110未被离形膜120覆盖的区域A，其目的为使 各金属层130仅与离形膜120有所接触，而能够将各金属层130从离形膜120剥离。请参考图1H，在第二图案化导电层150’本文档来自技高网...

【技术保护点】
一种四方扁平无引脚封装，包括：第一图案化导电层，定义出与该第一图案化导电层呈正负片关系的第一空间；第二图案化导电层，定义出与该第二图案化导电层呈正负片关系的第二空间，其中该第一空间与该第二空间及围绕该第二空间的部分该第二图案化导电层重叠；芯片，配置于该第二图案化导电层，其中该第二图案化导电层位于该芯片及该第一图案化导电层之间；多条焊线，连接于该芯片及该第二图案化导电层之间；以及封装胶体，包覆该第二图案化导电层、该芯片及所述焊线。

【技术特征摘要】

【专利技术属性】
技术研发人员：李明锦，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]