四方扁平无接脚封装及其制造方法技术

本发明专利技术提供一种四方扁平无接脚（Quad?Flat?Non-leaded；QFN）封装，其包含一芯片、一导线框架、多个复合凸块及一封装体。该芯片具有多个焊垫，且该导线框架具有多个接脚。每一所述多个复合凸块具有一第一导电层及一第二导电层。该第一导电层电性连接于所述多个焊垫其中之一与该第二导电层之间，且该第二导电层电性连接于该第一导电层与所述多个接脚其中之一之间。该封装体适可封装该芯片、所述多个接脚及所述多个复合凸块。藉此，提供一具有多个复合凸块及一半固化封装体的四方扁平无接脚封装，其中该半固化封装体在该芯片接合至该导线框架之前形成于该导线框架的所述多个接脚间的空间中。

【技术实现步骤摘要】

本专利技术关于ー种四方扁平无接脚(Quad Flat Non-Ieaded ;QFN)封装及其制造方法，更具体而言，关于ー种具有多个复合凸块的四方扁平无接脚封装。
技术介绍
半导体封装方法已广泛用于以较佳的可靠性电性连接一半导体芯片至一外部组件，且亦用于保护半导体芯片免受外部条件所造成的损坏。然而，所用的封装材料及封装方法不仅与制造成本相关联，且亦影响所封装的芯片的运作效能。为此，所选用的封装结构及其材料变得至关重要。在若干种封装技术中，四方扁平无接脚(Quad Flat Non-leaded ;QFN)半导体封装近年来由于其封装尺寸较小而广受欢迎。在ー现有四方扁平无接脚半导体封装中，ー芯片 藉由导线而电性连接至一导线框架，该芯片的姆ー接合焊垫(bond pad)分别电性连接至该导线框架的一相对应接脚。对于ー覆晶(flip chip)四方扁平无接脚封装10，ー芯片101藉由凸块105而电性连接至一导线框架103，如图IA或图IC所示。芯片101藉由以一焊锡凸块(图1A)或一具有ー焊帽(solder cap)的铜柱(copper pillar)进行焊接接合而被倒装并接合于导线框架103上。因采用使该焊锡凸块或铜柱上的焊帽熔融的回流焊接来焊接接合芯片101的凸块105与导线框架103的接脚，故接脚宽度将受限于是否具有足够的空间以避免熔融的焊锡在回流焊接エ艺期间溢流至接脚的相对侧(图1B)。若该熔融的焊锡107溢流于接脚的相对侧上，将导致其他エ艺(例如封装或表面粘着技术(surface mountingtechnology, SMT))的组装缺陷。遗憾地，有时因芯片尺寸及封装尺寸的限制，可能无法将接脚宽度设计成具有足够的空间以避免熔融的焊锡溢流。有鉴于此，此项技术中亟需提供ー种可改良接脚宽度的限制且亦能降低一封装结构的制造成本的解决方案。
技术实现思路
本专利技术的主要目的在于提供ー种四方扁平无接脚(Quad Flat Non-leaded, QFN)封装，其包含ー芯片、一导线框架、多个复合凸块及一封装体。该芯片具有多个焊垫，且该导线框架具有多个接脚。在该芯片接合至该导线框架之前，一半固化封装体形成于该导线框架的所述多个接脚间的空间中。每一所述多个复合凸块具有一第一导电层及一第二导电层。该第一导电层电性连接于所述多个焊垫其中之一与该第二导电层之间，且该第二导电层电性连接于该第一导电层与所述多个接脚其中之一之间。该封装体适可封装该芯片、所述多个接脚及所述多个复合凸块。藉此，提供ー种具有多个复合凸块及一半固化封装体的四方扁平无接脚封装，其中该半固化封装体在该芯片接合至该导线框架之前形成于该导线框架的所述多个接脚间的空间中。为提供所述四方扁平无接脚封装，本专利技术的制造方法包含以下步骤形成多个导线框架模组；形成多个芯片模组，各该芯片模组具有ー芯片，该芯片与多个复合凸块连接；分别连接所述多个复合凸块至所述多个接脚而将所述多个导线框架模组接合至所述多个芯片模组；以及封装并单离(singulating )所述多个芯片模组与所述多个导线框架模组而形成多个四方扁平无接脚封装。当采用ー热超声波接合(thermo-ultrasonic bonding)时,该形成多个导线框架模组的步骤包含以下步骤藉由一半固化封装体形成一上部単元至一顶部载体上；藉由设置一矩阵导线框架于一底部载体上而形成一下部単元，其中该矩阵导线框架包含多个接脚；层压该半固化封装体与该矩阵导线框架以使所述多个接脚接触该顶部载体，进而接合该上部単元与该下部単元；完全固化该封装体并移除该顶部载体以确保接脚的上表面不低于该封装体，进而形成所述多个导线框架模组。须注意者，该将所述多个导线框架模组接合至所述多个芯片模组的步骤可藉由热超声波接合、回流焊接(reflowing)及施用一导电胶其中之一而执行。相较于现有技术，本专利技术具有以下有益效果本专利技术的以复合凸块及一所封装的矩阵导线框架取代现有凸块，故该四方扁平无接脚封装的所述多个复合凸块间的节距及所述多个复合凸块的高度可得以控制，且由所述多个复合 凸块形成的较短的互连回路可减小电阻及电感并改良整个该四方扁平无接脚封装的效能。为让本专利技术的上述目的、技术特征和优点能更明显易懂，下文以较佳实施例配合所附附图进行详细说明。附图说明图IA至图IC为现有覆晶四方扁平无接脚封装的不意图；图2A为根据本专利技术ー较佳实施例的一四方扁平无接脚封装结构的剖面图；图2B为根据本专利技术ー较佳实施例的另一四方扁平无接脚封装结构的剖面图；图3A至图3E为例示根据本专利技术一实施例的一种制造一四方扁平无接脚封装的一导线框架模组的方法的示意图；图4A至图4C为例示根据本专利技术ー实施例的一种制造一四方扁平无接脚封装的一芯片的方法的示意图，该芯片电性连接多个复合凸块；图5A至图5B为例示根据本专利技术ー实施例的一种制造一四方扁平无接脚封装的方法的示意图；图6为本专利技术的一矩阵导线框架的示意图；图7为根据本专利技术较佳实施例的另ー态样的ー复合凸块的剖面图；以及图8为根据本专利技术较佳实施例的另ー态样的ー芯片的剖面图。主要元件符号说明I 四方扁平无接脚封装I’ 四方扁平无接脚封装2 :复合凸块3a :上部单元3b :下部单元3d:导线框架模组3e :导线框架模组6 :矩阵导线框架10 :覆晶四方扁平无接脚封装11 :芯片13 :导线框架15:复合凸块17 :封装体17’ 完全固化封装体17":半固化封装体19 :封装介面 21 :凸块下金属化层23:第一导电层25:第二导电层27:第三导电覆盖层29:阻隔层30:晶圆31 :底部载体41 :顶部载体51 :重布层101 :芯片103 :导线框架105:凸块107 :焊锡111 :焊垫113:有效表面115:钝化层131 :接脚131a:内部接脚区131b :外部接脚区151:第一导电层153:第二导电层具体实施例方式以下将透过实施例来解释本
技术实现思路
。本专利技术关于ー种。然而，本专利技术的实施例并非用以限制本专利技术需在如实施例所述的任何环境、应用或方式方能实施。因此，关于实施例的说明仅为阐释本专利技术的目的，而非用以直接限制本专利技术。需说明者，在以下实施例及图示中，与本专利技术非直接相关的元件已省略而未绘示；且为易于理解，附图中各元件间的尺寸关系以夸大的方式绘示。參照图2A，其中显示根据本专利技术的一四方扁平无接脚封装I的一较佳实施例。四方扁平无接脚封装I包含ー芯片11、一导线框架13、多个复合凸块15以及一封装体17。芯片11具有一有效表面113、多个焊垫111以及一钝化层。焊垫111形成于芯片11的有效表面113上。更具体而言，焊垫111布置于有效表面113的四侧；在其他态样中，焊垫111可仅布置于有效表面113的二平行侧。各该焊垫111皆被钝化层115局部覆盖，故各该焊垫111的某一部分为暴露的以供电性连接。在本专利技术中，芯片11可为例如一显示驱动器电路集成电路(integrated circuit ;IC)、一影像感测器集成电路、一存储器集成电路、一逻辑集成电路、一类比集成电路、一超高频(ultra-high frequency ;UHF)集成电路或一射频(radio frequency ；RF)集成电路,但本专利技术并不仅限于此。导线框架13具有多个接脚131，接本文档来自技高网...

【技术保护点】
一种四方扁平无接脚封装，包含：一芯片；一导线框架，具有多个接脚；多个复合凸块，每一所述多个复合凸块具有一第一导电层及一第二导电层，该第一导电层电性连接于该芯片与该第二导电层之间，且该第二导电层电性连接于该第一导电层与所述多个接脚其中之一之间；及一封装体，封装该芯片、所述多个接脚及所述多个复合凸块，且该封装体具有一封装介面，该封装介面不高于该导线框架的一上表面。

【技术特征摘要】
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【专利技术属性】
技术研发人员：沈更新，
申请(专利权)人：南茂科技股份有限公司，
类型：发明
国别省市：