一种对非易失性存储器进行编程的系统，该系统减小来自相邻存储单元的升压的干扰的影响。存储单元被分成两个或更多个组。在一个示例中，存储单元被分成奇数存储单元和偶数存储单元；但是，也可以使用其他分组方式。在第一触发之前，利用随着时间增大的编程信号对第一组非易失性存储单元和第二组非易失性存储单元一起进行编程。在第一触发之后、第二触发前，使用响应于第一触发而幅度减小了的编程信号独立于第二组存储单元来对第一组存储单元进行编程。在第二触发之后，通过响应于第二触发而升高的编程信号对第一组存储单元和第二组存储单元一起进行编程。在两个触发之前和之后，对第一组存储单元和第二组存储单元一起进行验证。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于非易失性存储器的技术。
技术介绍
半导体存储器对于各种电子设备中的使用变得越来越受欢迎。例如，非易失性半导体存储器用于移动电话、数码相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备中。最受欢迎的非易失性半导体存储器包括电可擦可编程只读存储器(EEPROM)和闪存。EEPROM和闪存两者都利用被布置在半导体基底中的沟道区上方并且与沟道区绝缘的浮置栅极。浮置栅极被布置在源区与漏区之间。在浮置栅极上设置有与浮置栅极绝缘的控制栅极。晶体管的阈值电压由浮置栅极上所保留的电荷的量来控制。即，在导通晶体管以使得晶体管的源极与漏极之间导通前所必须施加给控制栅极的最小电压量由浮置栅极上的电荷电平来控制。因此，可以通过改变浮置栅极上的电荷电平来改变阈值电压，以对存储单元(可以包括一个或更多个晶体管)进行编程和/或擦除。每个存储单元都能够存储数据(模拟的或数字的)。当存储I比特的数字数据时(称为二进制存储单元)，存储单元的可能的阈值电压被分成分别赋予逻辑数据“I”和“O”的两个范围。在NAND型闪存的一个示例中，阈值电压在存储单元被擦除后为负并且被定义为逻辑“I”;编程后，阈值电压为正并且被定义为逻辑“O”。当阈值电压为负并且通过对控制栅极施加O伏特以试图进行读取时，存储单元将会导通以指示正在存储逻辑I。当阈值电压为正并且通过对控制栅极施加O伏特以试图进行读取操作时，存储单元将不导通以表示存储逻辑O。存储单元也可以存储多级信息(称为多态存储单元)。在存储多级数据的情况下，可能的阈值电压的范围被分成的份数与数据等级的数量相等。例如，如果存储四级信息，则会有分别赋以数据值“ 11 ”、“ 10 ”、“ O I”和“ 00 ”的4个阈值电压范围。在NAND型存储器的一个示例中，阈值电压在擦除操作后为负并且被定义为“11”；正的阈值电压用于状态“10”、“01”和“00”。如果在每个存储单元中存储八级信息(或状态)(例如，3比特的数据)，则会有赋以数据值“000”、“001”、“010”、“011”、“100”、“101”、“110”和 “111” 的八个阈值电压范围。被编程到存储单元中的数据与存储单元的阈值电压电平之间的具体关系取决于存储单元所采用的数据编码方案。例如，美国专利No. 6，222，762和美国专利申请公开No. 2004/0255090 (两者的全部内容通过引用而合并到本文中)描述了用于多态闪存单元的各种数据编码方案。在一种实施方式中，通过格雷码分配将数据值赋予阈值电压范围以使得如果浮置栅极的阈值电压错误地偏移到相邻的物理状态，则仅会影响到I个比特。在某些实施方式中，数据编码方案可以针对不同的字线来改变，数据编码方案可以随时间改变，或者用于随机字线的数据比特可以被反转以减小数据模式敏感性以及对存储单元的均匀磨损。可以使用不同的编码方案。当对EEPROM或闪存设备如NAND闪存设备进行编程时，通常给控制电极施加编程电压并且将位线接地。将来自沟道的电子注入浮置栅极。当电子在浮置栅极上积聚时，浮置栅极变得带负电并且存储单元的阈值电压升高使得存储单元处于编程状态。有关编程的更多信息可以在题为 “Source Side Self Boosting Technique For Non-volatile Memory”的美国专利6，859，397和题为“Detecting Over Programmed Memory”的美国专利申请公开2005/0024939中找到，两者的全部内容通过引用而合并到本文中。在许多设备中，在编程操作期间施加到控制栅极的编程电压是通过一系列脉冲来施加的，其中，对于每个相继的脉冲，脉冲的幅度以预定的步长增大。许多非易失性存储系统包括按列和行排列的存储单元阵列。控制线(例如字线、位线或其他类型的控制线)与各行各列相连。在一个示例中，字线用于访问存储单元的行，而位线用于访问存储单元的列。在该布置中，将编程电压的一系列脉冲施加到与一组所选择的存储单元相连的所选择的字线上。所选择的接收脉冲的存储单元中的每个有可能响应于所接收的脉冲而升高其阈值电压。当存储单元达到它们的目标阈值电压时，它们被锁定而不能进一步编程。已经观察到，当存储单元被锁定后，它们干扰相邻存储单元的预期编程速度。这种效应可以使得相邻存储单元超过其预期的目标阈值电压，从而，变得过编程。在一些情况下，过编程的存储单元在读取时会导致错误。附图说明图I是NAND串的俯视图；图2是NAND串的等效电路图；图3是非易失性存储器系统的框图；图4是描述存储阵列的一种实施方式的框图；图5是描述读出块的一种实施方式的框图；图6描绘了阈值电压分布的示例集合并且描述了用于对非易失性存储器编程的过程；图7A-I示出了各种阈值电压分布并且描述了用于对易失性存储器编程的过程；图8是描绘对非易失性存储器编程的顺序的一个示例的表格；图9描绘了用于描述非易失性存储器编程过程的一种实施方式的流程图；图10描绘了用于描述非易失性存储单元编程过程的一种实施方式的流程图；图IlA-C描绘了两个示例相邻存储单元的部分；图12描绘了 一组编程脉冲；图13描绘了 一组编程脉冲；图14描绘了一组编程脉冲和验证脉冲；图15描绘了一组编程脉冲和验证脉冲；图16描绘了示例波形；图17是描述用于确定条件是否存在的过程的一种实施方式的流程图；图18是确定条件是否存在的电路的一种实施方式的框图；图19是描述用于确定条件是否存在的过程的一种实施方式的流程图；图20是确定条件是否存在的电路的一种实施方式的框图；图21是描述用于确定改变编程处理的触发点的过程的一种实施方式的流程图22是描述用于确定改变编程处理的触发点的过程的一种实施方式的流程图；图23是描述用于确定改变编程处理的触发点的过程的一种实施方式的流程图；图24是描述用于动态地调节触发电压的过程的一种实施方式的流程图；图25是示出实施图24中的过程的部件中的一些部件的框图；图26是描述用于动态地调节触发电压的过程的一种实施方式的流程图；图27是示出实施图26中的过程的部件中的一些部件的框图。具体实施例方式本文描述了减小编程期间相邻存储单元之间干扰的影响的技术。在一组实施方式中，存储单元被分成两个或更多个组。在一个示例中，存储单元被分成奇数存储单元和偶数存储单元；但是，也可以使用其他分组方式。在第一触发之前，使用随时间增大的编程信号对第一组存储单元连同第二组存储单元进行编程。在第一触发之后与第二触发之前，使用已经响应第一触发而使幅度降低的编程信号来独立于第二组存储单元对第一组存储单元进行编程。在第二触发之后,使用已经响应第二触发而使幅度升高的编程信号对第一组存储单元连同第二组存储单元进行编程。在两个触发之前和之后，对第一组存储单元连同第二组存储单元进行验证。一些实施方式可以使用第一触发而不使用第二触发。本文所描述的技术可以与各种类型的非易失性存储系统一起使用。一个示例是使用NAND结构的闪存系统，该系统包括夹在两个选择栅极之间的多个串联的晶体管。串联的晶体管和选择棚极被称为NAND串。图I是不出一个NAND串的俯视图。图2是其等效电路。图I和图2中所描绘的NAND串包括夹在第一(或漏侧)选择栅极120与第二 (本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：董颖达，李世钟，大和田宪，
申请(专利权)人：桑迪士克技术有限公司，
类型：
国别省市：
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