用于减少非易失性存储器中的状态分布的展宽的擦除和编程技术制造技术

给出了用于存储器器件中以通过降低状态分布中的展宽来改进可靠性和耐用性的技术，这发生在多个写/擦除循环之后。一组技术使用预调节操作，其中可以包括编程和温和擦除的脉冲序列被施加到一条或多条字线，同时在字线方向、位线方向或这两者上施加电压差。另一组技术使用双脉冲或者多脉冲编程处理，其中在一对的第一脉冲中使用增加的字线到字线差。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及非易失性存储器的擦除和编程，更具体地，涉及用于减少可能由于例如存储器单元之间的电荷陷阱(charge trap)引起的状态分布的展宽的技术。
技术介绍
在诸如快闪EEPROM器件的非易失性存储器系统中，数据的准确存储依赖于数据准确被写入和被读回两者。数据的准确编程依赖于各个存储器单元被写到对于存储器单元可以存储的数据状态的每个的阈值电压值的良好定义的分布中。这对多状态器件特别正确，随着器件尺寸缩小和分配给增加数量的状态的电压窗变得更小，情况甚至变得更严重。从而，存在改进用于在写操作期间提供更紧凑的状态分布的技术的当前需求。
技术实现思路
根据第一组方面，给出了操作非易失性存储器阵列的方法。该阵列包括一个或多个擦除块，每个擦除块具有沿着位线和字线形成的多个存储器单元。该方法包括对一个或多个所选的擦除块的存储器单元进行擦除操作，其中该擦除操作包括进行加应力阶段和擦除阶段。该加应力阶段包括将电压电平的样式施加到与所选擦除块对应的位线，其中该样式包括对应的位线中的至少一对相邻位线之间的电压差，以及在向位线施加电压电平的样式时，向与所选擦除块对应的字线中的一条或多条字线施加正电压的脉冲。该擦除阶段包括偏压所选擦除块以弓I起其存储器单元的擦除。根据本专利技术的另一组方面，给出了操作非易失性存储器阵列的方法。该阵列包括一个或多个擦除块，每个擦除块具有沿着位线和字线形成的多个存储器单元并且具有NAND型架构，在该架构中多个存储器单元串联在第一和第二选择栅极之间。该方法包括对一个或多个所选擦除块的存储器单元进行擦除操作，其中该擦除操作包括进行加应力阶段和擦除阶段。作为加应力阶段的部分，向与所选擦除块对应的字线中的一个或多个不相邻的字线的第一子集施加第一高电压脉冲，该第一子集包括对应于不与选择栅极相邻的存储器单元的至少一条字线；以及在向第一子集的字线施加高电压脉冲时，将与所选擦除块对应的字线中的其他字线设置到低电压电平。该擦除阶段包括对所选擦除块偏压以引起其存储器单元的擦除。在另一些方面中，给出了向非易失性存储器写数据的方法。该方法包括对沿着所选字线形成的所选的多个存储器单元进行编程和验证阶段的交替的序列。该验证阶段包括进行验证操作，该验证操作响应于成功验证为被编程到对应的目标状态而单独锁定不进一步编程所选存储器单元。该编程阶段包括向所选字线施加第一和第二编程脉冲而没有中间的验证操作，其中，与所选字线相邻的未选字线在第一编程脉冲期间被设置到第一电压，并且在第二编程脉冲期间被设置到第二电压，其中第一和第二电压是不同的正电压。本专利技术的各个方面、优点、特征和实施例被包括在其示例例子的以下描述中，该描述应该结合附图考虑。在此引用的所有专利、专利申请、论文、其他出版物、文献和事物为了所有目的通过全部引用被合并于此。就在任意所并入的出版物、文献或事物与本申请之间的术语的定义或使用中的任何不一致或者冲突而言，应以本申请中的为准。附图说明图I示出预调节可以如何改进存储器耐用性。图2A是对于双脉冲预调节的示例合成波形。图2B和2C给出当使用图2A的波形时施加到阵列的一些示例偏压值的例示。图3A例示可以用在在位线方向上施加应力的实施例中的合成波形。图3B是当使用图3A的波形时施加到阵列的一些示例偏压值的例示。图4示出在写操作期间使用双脉冲编程波形的编程波形的例子。图5A和5B例示在擦除操作、包括可选的温和擦除期间使用预调节的一些示例序列。具体实施例方式以下给出的技术可以用于通过随着非易失性存储器循环了许多擦除/编程周期而降低存储器单元之间的电荷陷阱的影响来改进非易失性存储器的可靠性和耐用性。在现有技术下，减轻这种降级影响的一种方式是优化制造期间的处理，但是随着设备尺寸持续缩小，这对于各代技术来说不总是可调整。应对此问题的另一方是是减小编程补偿以适应更宽的分布；但是，这减慢了编程速度，引入了常常不可接受的性能损失。在此给出的技术包括具有擦除处理的加应力(stress)或者调节阶段以便降低存储器单元、尤其是循环的单元之间的电荷陷阱量。以下经常将其称为预加应力/预调节，因为在许多实施例中其发生在更大擦除操作的实际擦除阶段之前，并且在所有实施例中发生在被擦除单元中的数据写入之前。例如，在第一组示例实施例中，预加应力/预调节是在擦除和实际的数据编程之前(或者在擦除之后并在编程之前)施加放置在不同字线上的一组电压应力。在相应标题下得以下给出的进一步的实施例使用将加应力阶段并入编程操作中的双脉冲编程方法。来自被俘获的电子以及其他源的噪声可能影响读和写操作两者的准确性。在美国专利号6，621，739和6，850，441中考虑了对于数据读取和编程验证两者的在感测操作的上下文中的噪声，这些专利还大体讨论了存储器器件的各个方面并特别讨论了 NAND型器件的各个方面。美国专利号6，840，441以及其中引用的参考文献还提供了关于空穴和电子的陷俘的一些背景讨论。在此给出的讨论涉及噪声对写操作的影响，特别是在存储器器件已经经历了多个编程/擦除循环之后。预调节的使用降低了编程噪声而不减损编程性能，特别是对于高循环的单元。在此给出的预加应力/预调节方案可以按多种方式并入存储器系统的擦除操作中。(例如，见以下，比如参考图5A和5B所述。)通常来说，除了其中按或多或少典型的方式擦除所选单元的擦除阶段之外，擦除操作还并入了应力阶段。图I例示了这样的预调节可以如何通过降低失败位计数来改进耐用性和可靠性。如图I的上部轨迹101中所示，随着编程-擦除循环的数量(水平轴)增加，失败位的数量(垂直轴上的失败位计数或FBC)开始显著增长。通过并入预调节，作为循环的数量的函数，失败位的数量明显更平坦，图103所/Jn ο在许多方面，这类似于对于擦除处理的一些现有技术布置，其中在擦除之前稍微编程存储器单元。例如在美国专利号7，420，846中描述了这样的方法。但是，在那些情况下，目标更多的是通过将被编程在较低状态的单元提升到更高电平来平坦存储器单元之间的磨损，以便它们具有类似的编程历史。这还提供了对于接下来的擦除处理的更统一的开始点，得到对于在任何数据写入之前的块的单元的更统一的后擦除/预编程开始点。在该情况下，这是对于在此给出的处理的补充处理，其中在调节处理中使用相对高的字线到字线电压以便降低编程噪声。从而，可以一起或分开使用两类预擦除编程操作。在美国专利公开US20080298123A1 (或者美国专利号7，701，780)中描述了另一种现有技术布置，该专利申请给出了可以用作预调节操作的“修复(healing)”处理，但是这也是对于在此所述的处理的补充处理。其中描述的“修复”处理很大程度涉及NAND架构中的边缘字线，这些字线是紧接着NAND串的源极侧或者漏极侧选择栅极布置的第一和最后的字线。在该处理中，选择栅极被接地，同时相邻字线取高，以便“修复”它们之间的NAND串的区域。对于非边缘字线，这些也取高以便具有很小得或者没有字线内差别，特别是以便消除或者至少最小化字线之间的横向场差别。相对照，在此给出的技术通过将被选择用于预调节的字线的相邻字线偏压道不同的电压来增强预调节或者加应力操作。(而且，尽管主要在NAND器件的上下文中描述了在此给出的预调节技术，但是并不限于此，本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：雷波，梁癸容，A·坎德尔瓦尔，万钧，
申请(专利权)人：桑迪士克科技股份有限公司，
类型：
国别省市：