本文所公开的技术可以通过防止未选择的NAND串的选择晶体管无意间导通来防止编程干扰。NAND串的选择晶体管的Vgs可以多次从一个编程脉冲到下一编程脉冲被降低。选择晶体管可以是漏极侧选择晶体管或源极侧选择晶体管。随着编程进行逐步降低未选择的NAND串的选择晶体管的Vgs可以防止选择晶体管无意间导通。因此，防止或降低了编程干扰。可以通过将较低电压施加至与选择晶体管关联的选择线来降低Vgs。可以通过随着编程进行将较高电压施加至与未选择的NAND串关联的位线来降低Vgs。可以通过随着编程进行将较高电压施加至公共源极线来降低Vgs。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】在编程期间降低非易失性存储装置的NAND串选择栅极电压优先权声明本申请要求保护于2012年12月6日提交的题为“Select Gate Bias DuringProgram of Non-Volatile Storage”的美国临时申请N0.61/734，270的权益，其通过引用合并至本文。
技术介绍
本公开涉及一种非易失性存储装置。半导体存储器已变得日益普遍用于各种电子设备中。例如，非易失性半导体存储器被用在蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备及其他设备中。电可擦除可编程只读存储器(EEPROM)和闪存处于最流行的非易失性半导体存储器之中。与传统的全特征的EEPROM相比，对于同样是一种类型的EEPROM的闪存，整个存储器阵列的内容或存储器的一部分的内容可以在一步中被擦除。传统的EEPROM和闪存二者都利用位于半导体衬底中的沟道区上方并且与半导体衬底中的沟道区绝缘的浮置栅极。该浮置栅极位于漏极和源极扩散区之间。在浮置栅极上并且与浮置栅极绝缘地提供控制栅极。如此形成的晶体管的阈值电压(Vth)由在浮置栅极上保持的电荷量来控制。也就是说，在晶体管导通以允许其漏极和源极之间的导电之前必须施加到控制栅极的电压的最小量由在浮置栅极上的电荷水平来控制。在NAND构造中，存储器单元被布置成NAND串。NAND串包括在衬底上串联连接的存储器单元(每个均包括浮置栅极)。在NAND串的每个端部均存在选择晶体管(也被称为选择栅极)。选择晶体管中的一个选择晶体管(源极侧选择晶体管)将NAND串与源极线连接/断开，该源极线是一大组NAND串的公共源极线。每个NAND串均与一个位线关联。另一选择晶体管(漏极侧选择晶体管)将其NAND串与位线连接/断开。在一种方法中，NAND串上的存储器单元可以通过将电压施加至其控制栅极并且感测位线上的信号而被读取。通常，在编程操作期间施加到控制栅极的编程电压Vpgm被施加作为幅度随着编程进行增加的一连串脉冲。在一种可能的方法中，脉冲的幅度随着每个连续脉冲增加预定步长，例如0.2V至0.4V。可以将VreM施加至闪存单元的控制栅极。在编程脉冲之间的时间间隔内，执行验证操作。也就是说，在连续地编程脉冲之间读取正被并行编程的一组单元中的每个元件的编程电平以确定其是否等于或大于正被编程的元件的验证电平。在被选择用于编程的字线上的给定存储器单元达到其预期的阈值电压后，可以禁止针对该存储器单元的编程。在一种方法中，通过将禁止电压施加至与未选择的NAND串关联的位线来禁止编程。施加至漏极侧选择晶体管的栅极的电压应当足够低以保持晶体管关断，从而使得未选择的NAND串的沟道可以浮置。同样地，施加至源极侧选择晶体管的栅极的电压应当足够低以保持晶体管关断，从而使得未选择的NAND串的沟道可以浮置。此外，可以将电压施加至未选择的存储器单元的控制栅极，这对在禁止的NAND串上的存储器单元的沟道区的电压进行了升压。该升压的沟道电压有助于降低或消除编程干扰。然而，如果未选择的NAND串的选择晶体管不期望地导通，则未选择的NAND串的沟道电压将不会被适当地升压。如果沟道电压未被适当地升压，则这可以导致编程干扰。【附图说明】图1A是NAND串的顶视图。图1B是图1A的NAND串的等效电路图。图2是描绘了三个NAND串的电路图。图3描绘形成在衬底上的NAND串的截面图。图4不出了非易失性存储设备。图5A描绘了存储器单元阵列的示例性结构。图5B是单独的感测块的框图。图6A描绘了一组Vt分布的示例。图6B描绘了一组Vt分布的示例。图7A描绘了针对其中每个存储元件存储两位数据的四状态存储器设备的一组阈值电压分布的不例。图7B示出了可以用于对图7A的分布进行编程的一连串编程脉冲。图8是描述编程处理的一种实施方式的流程图。图9(A)至图9(H)是示出根据一种实施方式的在编程操作期间的电压的时序图。图10A、图1OB和图1OC是示出在编程期间可以施加至三个邻近的NAND串的电压的图。图11示出了可能的Vsgd窗。图12描绘了随着编程进行在对选择晶体管的Vgs进行任意调节的情况下的上限(cliff)的可能移动。图13是施加编程条件的处理的一种实施方式的流程图。图14描绘了可以在图13的处理中使用的编程电压和Vgs的序列的一个示例。图15描绘了图13的处理的一种实施方式的进一步细节。图16A是确定是否降低对选择晶体管的偏置的处理的一种实施方式的流程图。图16B描绘了用于选择晶体管的Vgs偏置的一种实施方式。图17A是确定是否降低对选择晶体管的偏置的处理的一种实施方式的流程图。图17B描绘了 Vgs偏置的一种实施方式图17C是其中使用对状态进行编程的完成来触发开始或停止降低对选择晶体管的Vgs偏置的处理的一种实施方式的流程图。图18A是随着编程进行降低施加至漏极选择晶体管的偏置的处理的一种实施方式的流程图。图18B和图18C是可以在图18A的处理期间施加的Vsgd的两个示例序列。图19A是随着编程进行升高BL禁止电压的处理的一种实施方式的流程图。图19B是可以在图19A的处理期间施加的VBLjnhibit的示例序列。图19C是将取决于邻近NAND串的编程状态的电压施加至与未选择的位线关联的位线的处理的一种实施方式的流程图。图19D示出了基于相邻的编程状态来确定BL禁止电压的处理的一种实施方式的细节。图20A是随着编程进行降低施加至源极侧选择晶体管的偏置的处理的一种实施方式的流程图。图20B和图20C是可以在图20A的处理期间施加的Vsgs的两个示例序列。图21A是随着编程进行升高施加至公共源极线的偏置的处理的一种实施方式的流程图。图21B是可以在图21A的处理期间施加至公共源极线的V_cell_src的示例序列。图22A是示出失效位计数可以如何与编程循环数量相关的图。图22B示出了针对图22A的示例的上限与最大循环计数的关系的图。【具体实施方式】本公开内容提供了用于操作非易失性存储装置的方法和设备。本文所公开的技术可以防止或降低编程干扰。本文所公开的技术可以通过防止未选择的NAND串的选择晶体管在对在其他NAND串上的存储器单元进行编程期间无意间导通来防止或降低编程干扰。在一种实施方式中，施加至NAND串的选择晶体管的栅极到源极电压(Vgs)随着编程进行逐步降低。例如，从一个编程脉冲到下一编程脉冲Vgs可以被降低。作为一个示例，Vgs可以针对开始的一些编程脉冲保持不变，然后针对接下来的一些编程脉冲逐步降低，然后针对最后的一些编程脉冲保持恒定。注意，Vgs可以在编程操作期间降低许多次。选择晶体管可以是漏极侧选择晶体管或源极侧选择晶体管。随着编程进行逐步地降低未选择的NAND串的选择晶体管的Vgs可以有助于防止选择晶体管无意间导通。这可以有助于保持未选择的NAND串的沟道被适当地升压，从而使得编程被禁止。因此，防止或降低了编程干扰。在一种实施方式中，通过从一个编程电压到下一编程电压将不同的电压施加至与选择晶体管的栅极关联(例如，耦接至选择晶体管的栅极)的选择线来降低Vgs。在一种实施方式中，通过随着编程进行将较高的电压施加至与未选择的NAND串关联(例如，耦接至未选择的NAND串)的位线来降低Vg本文档来自技高网...
【技术保护点】
一种操作非易失性存储装置的方法，所述非易失性存储装置包括多个字线和被布置为NAND串的多个非易失性存储元件，所述NAND串中的每个NAND串具有在第一端部处的第一选择晶体管和在第二端部处的第二选择晶体管，所述方法包括：将编程电压的序列施加至所述多个字线中的所选择的字线，所选择的字线与一组非易失性存储元件关联(1302)；以及将幅度在编程电压的序列期间降低多次的栅极到源极电压(Vgs)施加至所述NAND串中的第一NAND串的所述第一选择晶体管，在施加所述编程电压中的一个编程电压的同时将所述Vgs施加至所述第一选择晶体管(1304)。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：迪潘舒·杜塔，佐藤晋治，东谷政昭，矢野文子，赖春洪，
申请(专利权)人：桑迪士克技术有限公司，
类型：发明
国别省市：美国;US
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