非易失性半导体存储装置制造方法及图纸

本发明专利技术提供一种使动作可靠性提高的非易失性半导体存储装置。实施方式的该装置包括：存储单元阵列、电压产生电路以及控制电路；其中若至少第1数量个存储单元在选择存储单元和半导体基板之间，电压产生电路供应写入电压到选择存储单元，供应低于写入电压的第1电压到与选择存储单元相邻的非选择存储单元，且供应低于第1电压的第2电压到与选择存储单元隔开一个非选择存储单元的非选择存储单元；若少于第2数量个存储单元在选择存储单元和半导体基板之间，电压产生电路供应写入电压到选择存储单元且供应第1电压到与选择存储单元相邻的非选择存储单元，但不供应第2电压到与选择存储单元隔开一个非选择存储单元的非选择存储单元。

【技术实现步骤摘要】
【专利说明】非易失性半导体存储装置本申请案享受以日本专利申请案2014-52946号(申请日:2014年3月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种非易失性半导体存储装置。
技术介绍
近年来，开发出了积层存储单元而成的积层型半导体存储器(BiCS:Bit CostScalable Flash Memory,位成本可变闪速存储器)。该BiCS能以低成本实现大容量的半导体存储器。
技术实现思路
本专利技术提供一种动作可靠性高的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括:存储单元阵列，其包含堆叠在半导体基板上的多个存储单元；电压产生电路，其经组态以产生用于被选择进行写入的存储单元和非选择存储单元的电压；以及控制电路，其经组态以根据包含第I规则和第2规则的多个不同规则中的一者，控制所述电压产生电路将所述电压供应到所述存储单元；其中如果至少第I数量个存储单元在所述选择存储单元和所述半导体基板之间，那么所述控制电路应用所述第I规则，根据所述第I规则，所述电压产生电路将写入电压供应到所述选择存储单元，将低于所述写入电压的第I电压供应到与所述选择存储单元相邻的非选择存储单元，且将低于所述第I电压的第2电压供应到与所述选择存储单元隔开一个非选择存储单元的非选择存储单元；并且其中如果少于第2数量个存储单元在所述选择存储单元和所述半导体基板之间，那么所述控制电路应用所述第2规则，根据所述第2规则，所述电压产生电路将所述写入电压供应到所述选择存储单元且将所述第I电压供应到与所述选择存储单元相邻的所述非选择存储单元，但不将所述第2电压供应到与所述选择存储单元隔开一个非选择存储单元的所述非选择存储单元。【附图说明】图1是第一实施方式的非易失性半导体存储装置的整体构成例。图2是第一实施方式的存储单元阵列的剖视图。图3是第一实施方式的存储单元阵列的等效电路图。图4A是表示第一实施方式的存储单元的写入动作并且选择字线WL20的示意图。图4B是表示第一实施方式的存储单元的写入动作并且选择字线WL21的示意图。图4C是表示第一实施方式的存储单元的写入动作并且选择字线WL22的示意图。图4D是表示第一实施方式的存储单元的写入动作并且选择字线WL23的示意图。图4E是表示第一实施方式的存储单元的写入动作并且选择字线WL24的示意图。图4F是表示第一实施方式的存储单元的写入动作并且选择字线WL25的示意图。图4G是表示第一实施方式的存储单元的写入动作并且选择字线WL26的示意图。图5A是表示第二实施方式的存储单元的写入动作并且选择字线WL20的示意图。图5B是表示第二实施方式的存储单元的写入动作并且选择字线WL21的示意图。图5C是表示第二实施方式的存储单元的写入动作并且选择字线WL22的示意图。图是表示第二实施方式的存储单元的写入动作并且选择字线WL23的示意图。图5E是表示第二实施方式的存储单元的写入动作并且选择字线WL24的示意图。图5F是表示第二实施方式的存储单元的写入动作并且选择字线WL25的示意图。图5G是表示第二实施方式的存储单元的写入动作并且选择字线WL26的示意图。图6A是表示第三实施方式的存储单元的写入动作并且选择字线WL20的示意图。图6B是表示第三实施方式的存储单元的写入动作并且选择字线WL21的示意图。图6C是表示第三实施方式的存储单元的写入动作并且选择字线WL22的示意图。图6D是表示第三实施方式的存储单元的写入动作并且选择字线WL23的示意图。图6E是表示第三实施方式的存储单元的写入动作并且选择字线WL24的示意图。图6F是表示第三实施方式的存储单元的写入动作并且选择字线WL25的示意图。图6G是表示第三实施方式的存储单元的写入动作并且选择字线WL26的示意图。【具体实施方式】下面，参照附图对第一实施方式进行说明。在该说明时，对所有图式中的共用的构成标注共用的参照符号。但应注意，附图是示意性图，厚度与平面尺寸的关系、各层的厚度的比率等与实物不同。因此，具体的厚度或尺寸应参酌下面的说明进行判断。而且，当然，附图相互间也包含相互的尺寸的关系或比率不同的部分。以下说明的实施方式是第一实施方式，在进行数据写入时，对栅极施加适当的电压，所述栅极构成使邻接的积层构造的存储单元结合的背栅极元件。使用图1，对第一实施方式的非易失性半导体存储装置的整体构成进行说明。图1是第一实施方式的非易失性半导体存储装置的框图。如图1所示，第一实施方式的非易失性半导体存储装置包括存储单元阵列11、列解码器12、数据电路-页面缓冲器13、行解码器14、控制电路15、输入输出电路16、地址-命令寄存器17以及内部电压产生电路18。1.<存储单元阵列11>如图1所示,存储单元阵列11例如包括平面PO及平面Pl (图1中表示为PlaneO、Planel)。这些平面PO及平面Pl包括多个存储器串MS，对该存储器串MS电连接比特线BL及字线WL、源极线CELSRC。存储器串MS包括串联的多个存储单元MC，对构成该存储单元MC的控制栅极CG连接所述字线WL，该情况将于下文进行叙述。虽然此处列举包括平面PO及平面Pl的情况，但该非易失性半导体存储装置所具备平面P的数量并无限制。另外，在不区分平面PO及平面Pl的情况下，简称为平面P。下面，使用图2，对平面P的详细构成进行说明。1.1<子区块BLK的剖视图>接下来，此处使用图2表示着眼于比特线BLO的存储单元阵列11的剖视图的示意图。如图所示，在比特线BLO上设置多个存储器串MS，将多个存储器串的集合体(例如12串)称为子区块SB。该子区块SB设置在各比特线BL上。也就是说，在比特线BLl?BLn上还形成子区块SB。并且，将子区块SB的集合体称为区块BLK。也就是说，包含连接于未图示的各个比特线BLl?BLn (η:自然数)的多个存储器串MS的集合体为区块BLK。子区块SB例如包括12个存储器串MS即存储器串MSO?MSl I，此处，为方便起见，示出存储器串MSO?MS5。〈1.1.1>关于存储器串MSO?MS5如图2所示，沿着截面方向设置存储器串MSO?MS5(粗线框)。各存储器串MS在半导体层BG上并且朝向分别正交于第一方向及第二方向的第三方向而形成柱状的半导体层SCll?SC12。下面，在不区分半导体层SCll?SC12的情况下，简称为半导体层SC。接着，沿着第一方向相互邻接的半导体层SC彼此之间经由设置在半导体层BG内的结合部JP而结合。例如，半导体层SCll与SC12经由半导体层BG内的结合部JPO而结合。以这种构成形成U字形状的存储器串MSO。此外，半导体层SC13与SC14的组、…、半导体层SC21与SC22的组也是同样的构成，因此省略说明。而且，在各存储器串MS内设置多层沿着第三方向形成的多晶硅层。一部分多晶硅层作为字线WL发挥功能，其他多晶硅层作为选择信号线SGS、SGD发挥功能。选择信号线SGS、S⑶设置在如夹住字线WL的位置。也就是说，如图2所示，如果将字线WL的数量设为例如四条，则在半导体层BG上从下往上分别隔着绝缘膜而依序积层字线WL3、WL2、WL1、WL0及选择本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于包括：存储单元阵列，其包含堆叠在半导体基板上的多个存储单元；电压产生电路，其经组态以产生用于被选择进行写入的存储单元和非选择存储单元的电压；以及控制电路，其经组态以根据包含第1规则和第2规则的多个不同规则中的一个，控制所述电压产生电路将所述电压供应到所述存储单元；其中如果至少第1数量个存储单元在所述选择存储单元和所述半导体基板之间，那么所述控制电路应用所述第1规则，根据所述第1规则，所述电压产生电路将写入电压供应到所述选择存储单元，将低于所述写入电压的第1电压供应到与所述选择存储单元相邻的非选择存储单元，且将低于所述第1电压的第2电压供应到与所述选择存储单元隔开一个非选择存储单元的非选择存储单元；并且如果少于第2数量个存储单元在所述选择存储单元和所述半导体基板之间，那么所述控制电路应用所述第2规则，根据所述第2规则，所述电压产生电路将所述写入电压供应到所述选择存储单元且将所述第1电压供应到与所述选择存储单元相邻的所述非选择存储单元，但不将所述第2电压供应到与所述选择存储单元隔开一个非选择存储单元的所述非选择存储单元。

【技术特征摘要】
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【专利技术属性】
技术研发人员：细野浩司，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP