运用于垂直阵列结构的非挥发性存储器的控制方法技术

一种运用于垂直阵列结构的非挥发性存储器的控制方法，该非挥发性存储器包括：一基板、形成于该基板上的一共享源极线、以及位于该基板上的多个存储区块且每一该区块中具有一存储单元串连接于一位线与该共享源极线之间。再者，该控制方法包括下列步骤：于所述存储区块中的一第一存储区块被选定为一作用区块时，在其他的所述存储区块中决定一第二存储区块；以及，提供一接地电压至该第二存储区块中的该位线，并且导通该第二区块中的该存储单元串，使得该接地电压由该位线经由该存储单元串传递至该基板上的该共享源极线。

【技术实现步骤摘要】

本专利技术是有关于一种非挥发性存储器，且特别是有关于一种。
技术介绍
请参照图1，其所绘示为已知垂直阵列结构的非挥发性存储器示意图。此垂直阵列结构的非挥发性存储器揭露于美国专利号码US8278170。在半导体基板100上,形成共享源极线(common source line,CSL)。共享源极线CSL是为半导体基板100上的N型掺杂区。在基板100上形成堆叠的下部层间介电层(lowerinterlayer dielectric) 111-114 以及下部导电图样(lower conduct1n pattern)LSL、WLO、WLl。下部作用柱(lower active pillar) 136穿透(penetrate)下部层间介电层111-114以及下部导电图样LSL、WL0、WL1，并且接触于基板100。再者，底部作用柱内有一下部填充绝缘层(lower filling insulating layer) 138。上部层间介电层(upper interlayer dielectric) 151-154以及上部导电图样(upper conduct1n pattern) DWL、WL2、WL3、USL 堆叠于最上面的下部层间介电层 114。上部作用柱(upper active pillar) 164穿透上部层间介电层151-154以及上部导电图样DWL、WL2、WL3、USL，并且接触于底部作用柱136。再者，底部作用柱内有一上部填充绝缘层(upper filling insulating layer) 166。资料储存层(informat1n storage layer) 171位于作用柱136、164以及导电图样LSL、WL0-WL4、USL之间。资料储存层171更延伸至导电图样LSL、WL0-WL4、USL以及层间介电层之间111-114与151-154之间。电极区隔图样(e leetrode separate pattern) 175位于共享源极线CSL上方,其穿透所有的层间介电层111-114与151-154以及导电图样LSL、WL0-WL4、DWL、USL，其底部接触于基板100。上部作用图样(upper active pattern) 177位于上部填充绝缘层166上方,且接触于上部作用柱164内部。上部作用图样177以及上部填充绝缘层166的上方是进行掺杂而形成漏极区(drain reg1n) 179。再者,位线BLl位于上部层间介电层154、电极区隔图样175、漏极区179上方。基本上，在位线BLl至基板100之间是形成一存储单元串(cellstring,CSTR)。而图1中，共有二个存储单元串CSTR。请参照图2，其所绘示为已知垂直阵列结构的非挥发性存储器的等效电路。其中，该非挥发性存储器具有:第零位线BLO至第二位线BL2、第零字符线WLO至第三位线WL3、假字源线(dummy word I ine、DWL)、上部选择线(upper select1n line)USL、下部选择线(lower select1n line)LSL、共享源极线 CSL。再者，每条第零位线BLO至第二位线BL2与共享源极线CSL之间连接多个存储单元串CSTR。其中，每个存储单元串CSTR包括串接的底部选择晶体管(lower select1ntransistor、LST)、上部选择晶体管(upper select1n transistor、UST)、存储单兀晶体管(memory cell transistor, MCT)、以及假存储单兀晶体管(dummy memory celltransistor, DCT)。请参照图3，其所绘示为一种已知的垂直阵列结构的非挥发性存储器在各种模式下的操作电压列表。基本上，在各种模式时，非挥发性存储器的控制电路(未绘示)，可以提供各种电压至对应的线(line)。举例来说，于擦除模式时，将21V的擦除电压Ver提供至基板100，接地电压Vss提供至所有字符线WL0-WL3，浮接(floating)上部选择线USL、下部选择线LSL、共享源极线CSL、所有位线BL0-BL2，提供介于接地电压Vss至擦除电压Ver之间的假字符线电压VDWL至假字符线DWL。再者，假设于编程模式时，欲编程第一字符线WLl与第一位线BLl所对应的存储单元晶体管MCT，则选定字符线即为第一字符线WLl，其他字符线(第零字符线WL0、第二字符线WL2、第三字符线WL3)即为非选定字符线；选定位线即为第一位线BL1，其他位线(第零位线BL0、第二位线BL2)即为非选定位线。因此，提供介于15V-20V之间的编程电压(Vpam)至选定字符线，提供10V的通过电压(Vpass)至非选定字符线，提供Vec的电源电压至上部选择线USL与非选定位线，提供Vss的接地电压至下部选择线LSL与共享源极线CSL与选定位线与基板100,提供介于接地电压Vss至擦除电压Ver之间的假字符线电压VDWL至假字符线DWL。再者，假设于读取模式时，欲读取第二字符线WL2与第二位线BL2所对应的存储单元晶体管MCT，则选定字符线即为第二字符线WL2，其他字符线(第零字符线WL0、第一字符线WL1、第三字符线WL3)即为非选定字符线；选定位线即为第二位线BL2，其他位线(第零位线BL0、第一位线BLl)即为非选定位线。因此，提供OV的选定读取电压至选定字符线，提供4.5V的选定读取电压至非选定字符线，提供4.5V的开启电压至上部选择线USL与下部选择线LSL，提供Vss的接地电压至共享源极线CSL与基板100，提供Vec的电源电压至选定位线，提供0.8V的低电压至非选定位线，提供介于接地电压Vss至擦除电压Ver之间的假字符线电压VDWL至假字符线DWL。上述的说明是已知垂直阵列结构的非挥发性存储器在各种模式时的理想操作电压。然而，共享源极线(CSL)，是为半导体基板的N型掺杂区，其电阻值较其它的做为位线(如BL0)，字符线(如WL0)的导体电阻高一些。故共享源极线(CSL)上可能因这电阻导致的电压差，而让这垂直阵列结构的非挥发性存储器在各种模式时发生误动作。
技术实现思路
本专利技术是为一种垂直阵列结构的非挥发性存储器的控制方法，该非挥发性存储器包括:一基板、形成于该基板上的一共享源极线、以及位于该基板上的多个存储区块且每一该区块中具有一存储单元串连接于一位线与该共享源极线之间。再者，该控制方法包括下列步骤:于所述存储区块中的一第一存储区块被选定为一作用区块时，在其他的所述存储区块中决定一第二存储区块；以及，提供一接地电压至该第二存储区块中的该位线，并且导通该第二区块中的该存储单元串，使得该接地电压由该位线经由该存储单元串传递至该基板上的该共享源极线。【附图说明】为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下，其中::图1所绘示为已知垂直阵列结构的非挥发性存储器示意图。图2所绘示为已知垂直阵列结构的非挥发性存储器的等效电路。图3所绘示为已知垂直阵列结构的非挥发性存储器在各种模式下的操作电压列表。图4所绘示为多个区块所组成的垂直阵列结构的非挥发性存储器。图5所绘示为垂直阵列结构本文档来自技高网...

【技术保护点】
一种运用于垂直阵列结构的非挥发性存储器的控制方法，该非挥发性存储器包括：一基板、形成于该基板上的一共享源极线、位于该基板上的多个存储区块且每一该区块中包括一存储单元串连接于一位线与该共享源极线之间，该控制方法包括下列步骤：于所述存储区块中的一第一存储区块被选定为一作用区块时，在其他的所述存储区块中决定一第二存储区块；以及提供一接地电压至该第二存储区块中的该位线，并且导通该第二区块中的该存储单元串，使得该接地电压由该位线经由该存储单元串传递至该基板上的该共享源极线。

【技术特征摘要】

【专利技术属性】
技术研发人员：林崇荣，潘信玮，
申请(专利权)人：光宝科技股份有限公司，
类型：发明
国别省市：中国台湾;71