公开了通过动态擦除深度来提高非易失性存储器的耐久性。对一组存储器单元进行擦除。然后，对经擦除的存储器单元中的至少一些存储器单元进行编程。对存储器单元进行编程通常影响意欲保持被擦除的那些存储器单元的擦除阈值分布。可以基于编程操作影响擦除阈值分布的程度来调节下一擦除的擦除深度。作为一个示例，在编程之后对擦除分布的上尾进行测量。在一种实施方式中，该上尾越高，下一擦除越浅。这有助于提高耐久性。在一种实施方式中，通过确定适当擦除验证电平来调节擦除深度。可以对擦除验证过后进行的擦除脉冲的数量进行调节而不是对擦除验证电平进行调节(或者可以除对擦除验证电平进行调节以外对擦除验证过后进行的擦除脉冲的数量进行调节)来调节擦除深度。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】用于提高非易失性存储器的耐久性的动态擦除深度优先权本申请要求2013年3月4日提交的名称为“PARTIT1NED ERASE AND ERASEVERIFICAT1N IN NON-VOLATILE MEMORY” 的美国临时申请 N0.61/772，250 的权益，其全部内容通过引用合并于本文。
技术介绍
本公开内容涉及用于非易失性存储器的技术。在各种电子设备中使用半导体存储器。例如，在蜂窝电话、数字摄影机、个人数字助理、移动计算设备、非移动计算设备以及其他设备中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪存存储器属于最普遍的非易失性半导体存储器。—些非易失性存储器利用了浮栅，浮栅位于半导体衬底中的沟道区之上并且与该沟道区绝缘。浮栅位于源极区与漏极区之间。控制栅极设置在浮栅之上并且与浮栅绝缘。晶体管的阈值电压由浮栅上所保留的电荷量来控制。即，由浮栅上的电荷电平来控制在晶体管被接通以许可在它的源极与漏极之间进行传导之前必须施加给控制栅极的最小电压量。—些非易失性存储器使用电荷捕获层来存储信息。一个这样的示例具有氧化物-氮化物-氧化物(0N0)区，其中，氮化物(例如，SiN)用作电荷捕获层来存储信息。当对这样的存储器单元进行编程时，电子存储在电荷捕获层中。非易失性存储器可以具有2D架构或3D架构。近来，已经提出了使用具有成串的存储器单元的3D堆叠式存储结构的超高密度存储设备。有时将一个这样的存储设备称为位成本可扩展(BiCS)架构。例如，3D NAND堆叠式存储设备可以由交替的导电层和介电层的阵列形成。在这些层中钻有存储器孔以同时限定很多存储层。然后通过使用适当的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管状或U形NAND串(P-BiCS)包括一对存储器单元的竖直列，该竖直列在两个存储器孔中延伸并且通过管状连接而被接合。管状连接可以由无掺杂多晶硅制成。背栅可以围绕该管状连接以控制管状连接的传导。存储器单元的控制栅极由导电层提供。在对特定非易失性存储器设备例如NAND闪存存储器设备进行编程之前，通常对存储器单元进行擦除。对于一些设备，擦除操作从浮栅移除电子。对于另外的设备，擦除操作从电荷捕获层移除电子。存储器单元通常随擦除/编程周期(也称为写入/擦除或W/E周期)增加而退化。存储器设备可以承受并且仍在容限内工作的W/E周期的数量是耐久性的一个测量标准。当存储器单元尺寸缩小时，耐久性通常变差。【附图说明】图1A是NAND串的俯视图。图1B是图1A的NAND串的等效电路图。图2是图1A的NAND串的横截面图。图3描绘了块BLKO中的例如在图1A至图2中示出的三个示例NAND串。图4是包括图3的BLKO以及附加块BLKl和BLK2的NAND闪存存储器单元的阵列400的框图。图5A是描绘了感测块的一种实施方式的框图。图5B是包括图4的阵列400的非易失性存储器系统的框图。图6描绘了根据一种实施方式的编程电压信号。图7是描绘了用于对非易失性存储器进行编程的方法的一种实施方式的流程图。图8A示出了当每个存储器单元以四种物理状态存储两位数据时存储器单元阵列的不例性阈值电压分布。图8B描绘了示例擦除操作。图8C是在3D NAND中进行擦除操作的处理的一种实施方式的流程图。图9A描绘了每个擦除脉冲之后是验证脉冲的示例擦除操作。图9B描绘了最后的、额外编程脉冲之后没有验证脉冲的示例擦除操作。图10是示出了 E至A失败相对擦除验证电平的曲线图。图1lA示出了 E至A失败相对针对若干不同擦除/编程周期的擦除深度。图1lB示出了 E至A失败相对针对若干不同擦除/编程周期的擦除深度的归一化版本。图12A是最优擦除深度相对于W/E周期的一种可能性的曲线图。图12B是表示根据各实施方式的动态擦除电平的曲线图。图13A是使用动态擦除深度来擦除非易失性存储器的处理的一种实施方式的流程图。图13B是进行擦除以实现对擦除验证电平进行调节的理想擦除深度的处理的一种实施方式。图13C是进行擦除以实现对验证过后的擦除脉冲的数量进行调节的理想擦除深度的处理的一种实施方式。图14A是描绘了发生编程之后的擦除分布的上部的曲线图。图14B是确定擦除分布的上尾的处理的一种实施方式。图14C是确定擦除分布的上尾的处理的另一实施方式。图14D是确定E至A失败的处理的一种实施方式的流程图。图15A是对关于与在被擦除的单位中的字线中之一相关联的擦除分布的上尾的信息进行存储的处理的一种实施方式。图15B是将关于擦除分布的上尾的信息存储到控制器中的处理的一种实施方式。图16A描绘了在擦除操作的示例“所有位线”感测处理期间NAND串中的电流流动。图16B描绘了在与擦除操作有关的对偶数编号的位线的感测处理期间NAND串中的电流流动。图16C描绘了在与擦除操作有关的对奇数编号的位线的感测处理期间NAND串中的电流流动。 图17描绘了包括图3的感测放大器SAO和NAND串NSO的示例感测电路。图18A描绘了针对图16A的感测方案所感测到的电流，其中，电流感测时间是可调节参数。图18B描绘了针对图16A的感测方案所感测到的电流，其中，电流跳闸电平是可调节参数。图19A描绘了针对图16B和图16C的感测方案所感测到的电流，其中，电压感测时间是可调节参数。图19B描绘了针对图16B和图16C的感测方案所感测到的电流，其中，电压跳闸电平是可调节参数。图19C描绘了针对图16B和图16C的感测方案所感测到的电压，其中，Vsl的电平是可调节参数。图20描绘了用于基于目标验证电平来调节感测参数以使感测更严格或更不严格的示例处理。图21是基于编程循环来对一组存储器单元动态地调节擦除深度的处理的流程图。图22描绘了3D非易失性存储器设备的块的横截面图，可以在所述3D非易失性存储器设备中实行动态擦除深度的各实施方式。【具体实施方式】本文中描述了用于提高非易失性存储器设备(例如NAND存储器设备)的耐久性的技术。存储器单元可以具有一个或更多个绝缘层或介电层。这些绝缘区或介电区可以包括氧化物(例如，氧化硅)，但并非如此被限制。在操作期间电子(或其他电荷载体)可以进入或穿过绝缘区或介电区。例如，对于2D NAND来说，在浮栅与沟道之间可以存在有隧道氧化物。在浮栅与控制栅极之间还可以存在有栅极间电介质(iro)。尽管可以使用其他电介质，但有时IPD由氧化物-氮化物-氧化物(ONO)形成。对于耐久性退化的一个可能的原因是例如在隧道氧化物和/或IPD中的电荷捕获。该电荷捕获通常随附加擦除/编程周期而建立。注意，3D NAND还可以具有靠近存储元件的氧化物区。从而，在编程和擦除操作期间，电子可以进入或穿过3D NAND中的氧化物区并且导致耐久性问题。本文中公开的实施方式包括动态地调节擦除深度，这可以提高耐久性。在一种实施方式中，对一组存储器单元进行擦除。然后，对经擦除的存储器单元中的至少一些存储器单元进行编程。对存储器单元进行编程通常影响意欲保持被擦除的那些存储器单元的擦除阈值分布。可以基于编程操作影响擦除阈值分布的程度来调节(用于将来擦除操作的)擦除深度。作为一个示例，在编程之后对擦除分布的上尾进行测量。在一种实施方式中，该上尾本文档来自技高网...
【技术保护点】
一种用于操作非易失性存储器的方法，所述方法包括：对一组非易失性存储元件进行擦除(1302)；在对所述组进行擦除之后对所述组中的非易失性存储元件的集合进行编程(1304)；在所述编程之后确定所述集合中的非易失性存储元件的擦除分布的上尾(1306)；基于所述上尾来创建用于擦除所述一组非易失性存储元件的擦除深度(1308)；以及基于所创建的擦除深度来擦除所述一组非易失性存储元件(1310)。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：迪潘舒·杜塔，赖春洪，李世钟，大和田宪，东谷政昭，
申请(专利权)人：桑迪士克技术有限公司，
类型：发明
国别省市：美国;US
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