非易失性半导体存储器件制造技术

【技术实现步骤摘要】

本公开涉及非易失性存储器件,具体涉及带有能减少编程(program)时间的改进编程算法的闪速存储器件。
技术介绍
通过认为半导体存储器是数字逻辑系统设计的最至关重要的微电子部件，该数字逻辑系统设计例如计算机和从人造卫星到消费电子产品的基于微处理器的应用。因此，通过确定更高密度和更快速度的比例在包括处理增强和技术发展的半导体存储器制造中的进步，帮助建立用于其它数字逻辑系列的性能标准。半导体存储器件可以描述为易失性随机存取存储器(RAM)或者非易失性存储器件。在RAM中，或者如在静态随机存取存储器(SRAM)中那样通过建立双稳态多谐振荡器的逻辑状态来存储逻辑信息，或者如在动态随机存取存储器(DRAM)中那样通过充电电容器来存储逻辑信息。在任何一种情况下，只要施加电源就能存储并读取数据，而当断开电源时就丢失数据；因此，它们被称为易失性存储器。非易失性存储器，例如掩模只读存储器(MROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)，即使断开电源也能存储数据。取决于所使用的制造技术，非易失性存储器的数据存储模式可以是永久性的或者是可重编程的。在计算机、航空电子、无线电通讯和消费电子工业中的各种应用中，永久性存储器用于存储程序 和微码。在需要快速、可编程的非易失性存储的系统中使用的诸如非易失性SRAM(nvSRAM)的器件中，易失性和非易失性存储器存储模式的单片组合也是可得到的。此外，还逐渐形成了许多专用存储器体系结构，其包括某种附加逻辑电路以优化其用于特定应用任务的性能。然而，在非易失性存储器中，MR0M、PR0M和EPROM不能由系统本身自由地擦除和写入，因此对于普通用户而言不易更新所存储的内容。另一方面，EEPROM能被电擦除或者写入。EEPROM的应用扩大到辅助存储器或者需要连续更新的系统编程。具体地说，闪速电可擦除可编程存储器(Flash EEPR0M,以下称为闪速存储器)具有高于传统EEPROM的集成度，从而有利于应用到大规模辅助存储器。闪速存储器件包括存储单元阵列，该陈列包括若干存储块。各存储块的读取/擦除/编程操作是单独进行的。擦除存储块所需的时间是限制包括闪速存储器件的系统性能的因素，也是限制闪速存储器件自身性能的因素。为了解决此缺陷，题为“非易失性半导体存储器件中的多块擦除和校验电路及其方法”(MULTI — BLOCK ERASE AND VERIFICATION CIRCUIT IN A NONVOLATILESEMICONDUCTOR MEMORY DEVICE AND A METHOD THEREOF)的美国专利 N0.5841721，以及题为“带有选择性多扇区擦除的多状态闪速电可擦除可编程只读存储器系统”(MULTI STATEFLASH EEPROM SYSTEM WITH SELECTIVE MULT1- SECTOR ERASE)的美国专利 N0.5999446中公开了用于同时擦除多个存储块的技术，在本文中引作参考。在同时擦除若干个存储块后，执行擦除校验操作，以判断该存储块是否已被正常擦除。针对每个同时擦除的存储块进行这种擦除校验操作。就上述参考文献而言，通过在存储器件中存储已擦除存储块的地址信息并参照所存储的地址信息，执行擦除校验操作。这意谓着闪速存储器件需要单独的用于控制多块擦除校验操作的控制逻辑以及与此相关的控制信号线。据此，有关已擦除存储块的擦除校验操作是限制闪速存储器件性能和面积的因素。本专利技术的实施例着手解决传统技术的这些及其它的缺陷。
技术实现思路
本专利技术的一些实施例提供了一种非易失性半导体存储器件及其擦除方法，其能够改进多块擦除方法中的擦除校验操作。本专利技术的一些实施例提供了一种非易失性半导体存储器件及其擦除方法，其能够改变多块擦除方法中的擦除时间。本专利技术的一些实施例提供了一种非易失性半导体存储器件，其能够暂时中止多块擦除操作并执行读/写操作。具体地，根据本专利技术一方面，提供一种非易失性半导体存储器件，包括:一组M个存储块；块译码器，每个块译码器与所述该组M个存储块之一对应，每个块译码器包括用于存储对应的块地址的寄存器；擦除控制器，被配置为控制同时擦除所述该组M个存储块中的一子组N个存储块的多块擦除操作,擦除控制器还被配置为在多块擦除操作之后，响应于外部提供的擦除校验命令并响应 于N个外部提供的块地址之一，控制对于所述该子组N个存储块的每个的擦除校验操作，其中N大于I并小于或等于M (1〈N < M)，擦除控制器还被配置为在多块擦除操作期间控制块译码器，使得在与所述该子组N个存储块对应的块译码器中存储块地址，擦除控制器还被配置为当接收到第一多块选择命令时初始化与所述该子组N个存储块对应的每个块译码器的寄存器。根据本专利技术另一方面，提供一种非易失性半导体存储器件，包括:一组M个存储块；擦除控制器，被配置为控制从该组M个存储块中同时擦除一子组N个存储块的多块擦除操作，N大于I并小于或等于M (1〈N彡M)，擦除控制器被配置为响应于判断电路的输出而改变用于多块擦除操作的时间，擦除控制器还被配置为在多块擦除操作之后，响应于外部提供的擦除校验命令并响应于N个外部提供的块地址，控制对于一子组N个存储块的擦除校验操作；及用于确定要被擦除的一子组N个存储块的判断电路，判断电路包括标志信号产生器，标志信号产生器被配置成每当接收到所述该子组N个存储块之一的块地址就产生标志信号，判断电路还包括计数器，计数器被配置成对标志信号的数目计数，并向擦除控制器输出所述数目，擦除控制器被配置成响应于所述数目，控制用于多块擦除操作的时间。附图说明通过参考下文结合附图进行的详细描述使本专利技术的实施例变得更好理解，本专利技术的更完全的理解及其许多伴随优点将变得更清楚，附图中相同的标号表示相同或者相似的部件。图1是图示根据本专利技术一些实施例的非易失性半导体存储器的示意方框图；图2是图示适合与图1中的器件一起使用的示例性行译码器电路、示例性块译码器电路和示例性页面缓冲器电路的示意方框图；图3是进一步图不图2的不例性块译码器电路的电路图；图4是图示可以施加到图3的块译码器电路的控制信号的时序图；图5是图示根据本专利技术一些实施例的非易失性半导体存储器的多块擦除方法的流程图；图6是图示根据本专利技术一些实施例的非易失性半导体存储器的多块擦除操作的时序图；图7是图示根据本专利技术其它实施例的非易失性半导体存储器的示意方框图；图8是图示根据本专利技术一些实施例的非易失性半导体存储器的暂时中止模式的时序图。具体实施例方式根据本专利技术一些实施例的非易失性半导体存储器，提供了一种在同时擦除多个存储块之后的新颖的擦除校验方式。根据外部提供的擦除校验命令和块地址，可以执行每个已擦除存储块的擦除校验操作。例如，为了选择一组N个已擦除存储块，从外部提供擦除命令和块地址的N次循环，下面对其进行更完全的描述。此外，根据本专利技术的一些实施例，根据所要擦除存储块的数目，自动改变同时擦除存储块所需的时间，下面对其进行更完全的描述。图1是图示根据本专利技术一些实施例的非易失性半导体存储器件的示意方框图。在图1中所图示的非易失性半导体存储器件，是一种NAND类型的闪速存储器件，但很显然本专利技术的其本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器件，包括：一组M个存储块；块译码器，每个块译码器与所述该组M个存储块之一对应，每个块译码器包括用于存储对应的块地址的寄存器；擦除控制器，被配置为控制同时擦除所述该组M个存储块中的一子组N个存储块的多块擦除操作，擦除控制器还被配置为在多块擦除操作之后，响应于外部提供的擦除校验命令并响应于N个外部提供的块地址之一，控制对于所述该子组N个存储块的每个的擦除校验操作，其中N大于1并小于或等于M（1

【技术特征摘要】
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【专利技术属性】
技术研发人员：李锡宪，李真烨，朴大植，金泰均，崔永准，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：