半导体存储装置、编程方法和数据处理系统制造方法及图纸

本发明专利技术公开了一种半导体存储装置及其编程方法和使用半导体存储装置的数据处理系统，所述半导体存储装置包括：存储器单元区，所述存储器单元区包括多个存储器单元，每个存储器单元耦接在字线与位线之间；以及控制器，所述控制器被配置成响应于编程命令而同时设定字线电压和位线电压。

【技术实现步骤摘要】

本专利技术总体而言涉及一种存储系统，更具体而言，涉及一种半导体存储装置及其编程方法和使用半导体存储装置的数据处理系统。
技术介绍
诸如快闪存储装置的半导体存储装置是能代替现有的作为大容量储存设备的硬盘驱动器(HDD)的存储装置。半导体存储装置具有小功耗，抗震，并且可以被配置成具有高容量和高集成度。
技术实现思路
在本专利技术的一个实施例中，一种半导体存储装置包括:存储器单元区，所述存储器单元区包括多个存储器单元，每个存储器单元连接在字线与位线之间；以及控制器，所述控制器被配置成响应于编程命令，而同时设定字线电压和位线电压。在本专利技术的一个实施例中，一种包括控制器以控制存储器单元区的半导体存储装置的编程方法包括以下步骤:响应于编程命令，由控制器将存储器单元区的全部存储器单元设定成禁止编程的状态；将存储器单元的沟道升压；稳定与存储器单元区连接的字线电压和位线电压；以及改变存储器单元的沟道电压。在本专利技术的一个实施例中，一种数据处理系统包括:主机装置；以及半导体存储装置，所述半导体存储装置经由主机接口与主机装置连接，其中，所述半导体存储装置包括控制器，所述控制器被配置成响应于编程命令，而同时设定存储区的字线电压和位线电压。在本专利技术的一个实施例中，一种半导体存储装置包括:存储器单元区，所述存储器单元区串联连接在与位线连接的漏极选择开关和源极选择开关之间，并包括多个存储串，每个存储串具有多个存储器单元，每个存储器单元具有与字线连接的栅极端子；块开关，所述块开关被配置成驱动漏极选择开关；电压提供器，所述电压提供器被配置成根据半导体存储装置的每个操作模式来产生高电压，并将产生的高电压提供给字线；以及控制器，所述控制器被配置成响应于编程命令，经由电压提供器，将预定电平的电压供应到字线和位线，同时经由块开关控制漏极选择开关的导通/关断，并且同时将字线电压和位线电压稳定到预定的电平。附图说明结合附图描述本专利技术的特点、方面和实施例，其中:图1是用于解释根据本专利技术的一 个实施例的半导体存储器件的存储器单元阵列结构的示图；图2是用于解释在半导体存储装置中的存储器单元的位置走向的示图；图3是用于解释在位线之间的耦合电容效应的示图；图4和图5是用于解释根据本专利技术的一个实施例的设定存储装置中的位线电压的方法的示图；图6是用于解释根据本专利技术的一个实施例的编程方法的时序图；图7是用于解释根据本专利技术的一个实施例的半导体存储装置的编程方法的一个实例的时序图；图8是根据本专利技术的一个实施例的半导体存储装置的配置图；图9是用于解释根据本专利技术的 一个实施例的编程方法的流程图；图10是用于解释根据本专利技术的一个实施例的编程方法的时序图；以及图11是根据本专利技术的一个实施例的数据处理系统的配置图。具体实施例方式在下文中，将通过示例性实施例，参照附图来描述根据本专利技术的半导体存储装置及其编程方法和利用半导体存储装置的数据处理系统。图8是根据本专利技术的一个实施例的半导体存储装置的配置图。图1是用于解释根据本专利技术的一个实施例的半导体存储装置的存储器单元阵列结构的示图。参见图1，存储器单元阵列可以具有存储串结构。例如，与字线WL耦接的存储器单元形成存储串，并且每个存储串与位线BL耦接。即，多个存储器单元与由施加到漏极选择线DSL的电压驱动的漏极选择开关串联连接，由此形成存储串，并且存储串中的最后的单元与由施加到源极选择线SSL的电压驱动的源极选择开关连接。此外，与字线WL连接的多个存储器单元形成页。如果半导体存储装置是NAND快闪存储装置，则基于页执行编程操作。编程操作涉及利用基于存储器单元的沟道与浮栅之间的电场差的FN隧穿效应，将电子储存在存储器单元的浮栅中的操作。对于这种操作，控制栅的电压可以通过将电压传送到字线来控制，并且沟道电压可以通过调整位线电压来控制。存储器单元具有分开的沟道，并且被选中用于编程的单元和禁止编程的单元的沟道电压经由位线来控制。当施加编程命令时，设定位线电压，并且将由电压提供器产生的高电压施加到编程目标块中的选中的字线。位线电压用作决定是否对存储器单元编程的参考电压。当施加高电压到字线以执行编程操作时，将电压提供器所产生的高电压经由块开关和全局字线传送到局部字线。以下将更加详细地描述这个过程。图2是用于解释在半导体存储装置中的存储器单元的位置走向的示图。参见图2，将施加到全局字线GWL的高电压经由被块选择信号BLKWL驱动的块开关，而施加到局部字线LWL。图2强调了局部字线LWL。然而，在与局部字线LWL连接的存储器单元MO至Mn之间分别存在电阻器和电容器，由此引起字线电压的传送延迟。因此，传送到邻近行译码器的存储器单元和远离行译码器的存储器单元的电压的大小根据时间而分别具有不同的值。参见图2，可以看出邻近行译码器的存储器单元达到通过电压VPASS，然后达到编程电压VPGM，需要的时间短。而另一方面，远离行译码器的存储器单元达到通过电压VPASS或编程电压VPGM需要的时间长。在字线电压达到编程电压VPGM之后，需要预定的稳定时间^肥!1。因此，在较早时间达到编程电压VPGM的字线的稳定时间T_NET_N可以根据在较晚时间达到编程电压VPGM的字线的稳定时间T_NET_F而变化。S卩，由于与字线连接的存储器单元的位置走向，所以在单元之间的特性和电压分布中发生差异。这种差异导致难以缩短用于稳定编程电压所需的时间。另外，半导体存储装置在编程操作期间，在供应字线电压之前设定位线电压。在相邻位线之间，根据相邻位线之间的距离而存在耦合电容。耦合电容用作决定位线电压设定时间的一个因素。图3是用于解释位线之间的耦合电容的效应的示图。参见图3，可以看出在相邻位线之间存在耦合电容器Ce。由于半导体存储装置被配置成具有高容量和高集成度，所以位线之间的距离减小。因此，耦合电容的大小增加。近来，已经对用于排除由耦合电容引起的效应并高速设定位线电压的各种方法进行了研究。图4和图5是用于解释在存储装置中设定位线电压的方法的示图。图4说明的是仅对禁止编程的单元的位线预充电到内部电压Vinternal的情况。在这种情况下，由于 位线之间的耦合电容如之前的情况，所以需要很多时间(tRl)直到位线的电压上升到内部电压Vinternal。图5说明的是同时对选中用于编程的单元的位线和禁止编程的单元的位线预充电的情况，并且在选中用于编程的单元位线的电压上升到内部电压Vinternal时，选中用于编程的单元的位线被放电到0V。在这种情况下，由于可以去除因位线之间的耦合电容引起的效应，所以可以很快对位线预充电(tR2)。然而，需要时间(tFl)来对选中用于编程的单元的位线放电，并且也需要时间来稳定预充电的位线。图6是用于解释根据本专利技术的一个实施例的编程方法、说明当应用参照图4描述的位线电压设定方法时的编程方法的时序图。将漏极选择开关和源极选择开关导通，以将第一电源电压(例如，5V)施加到漏极选择线DSL和源极选择线SSL。然后，设定位线电压。将未选中的位线和选中的位线中的禁止编程的位线预充电到内部电压Vinternal，并且将中间电压VMID或接地电压(OV)施加到选中的位线。当将选中的位线设定成中间电压VMID时，可以应用双编程方法。然后，将第二电源电压(例如，1.5V)施加到漏极选择本文档来自技高网...

【技术保护点】
一种半导体存储装置，包括：存储器单元区，所述存储器单元区包括多个存储器单元，每个存储器单元耦接在字线与位线之间；以及控制器，所述控制器被配置成响应于编程命令而同时设定字线电压和位线电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李在浩，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：