半导体存储装置以及存储系统制造方法及图纸

实施方式所涉及的半导体存储装置具备第一存储单元、第二存储单元、字线以及第一位线、第二位线。第一位线、第二位线分别与第一存储单元、第二存储单元的一端电连接。在重试读取时，对字线施加读出电压，对第一位线施加第一电压，对第二位线施加第二电压，第二电压与第一电压不同。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施方式涉及一种半导体存储装置以及存储系统。
技术介绍
已知一种三维排列有存储单元的NAND型快闪存储器(flashmemory)。
技术实现思路
专利技术要解决的问题提供一种能够提高工作可靠性的半导体存储装置以及存储系统。用于解决问题的技术方案实施方式的半导体存储装置具备：第一存储单元，其设置于半导体基板上方；第二存储单元，其层叠于第一存储单元的上方；字线，其与第一存储单元和第二存储单元的栅电连接；第一位线，其与第一存储单元的一端电连接；以及第二位线，其与第二存储单元的一端电连接。在读出数据时，对字线施加读出电压，在重试读取时，对字线施加读出电压，对第一位线施加第一电压，对第二位线施加第二电压。第二电压与上述第一电压不同。附图说明图1是第一实施方式所涉及的存储系统的框图。图2是第一实施方式所涉及的半导体存储装置的框图。图3是第一实施方式所涉及的存储单元阵列的电路图。图4是第一实施方式所涉及的存储单元阵列的截面图。图5是表示第一实施方式所涉及的存储单元的阈值分布的曲线图。图6是第一实施方式所涉及的偏移表的概念图。图7是第一实施方式所涉及的感测放大器的电路图。图8是第一实施方式所涉及的存储单元阵列的电路图。图9是表示第一实施方式所涉及的数据的读出方法的流程图。图10是表示第一实施方式所涉及的读出数据时的字线电位的变化的时序图(timingchart)。图11是第一实施方式所涉及的读出数据时的各种信号的时序图。图12是NAND串(string)的截面图。图13是表示存储单元的阈值分布变化的曲线图。图14是表示第一实施方式所涉及的表示读出电压与存储器孔径的关系的曲线图。图15是第二实施方式所涉及的NAND串的截面图。图16是第二实施方式所涉及的偏移表的概念图。图17是表示第二实施方式所涉及的读出电压与存储器孔径的关系的曲线图。图18是表示第二实施方式所涉及的数据的读出方法的流程图。图19是表示第三实施方式所涉及的数据的读出方法的流程图。图20是第四实施方式所涉及的存储单元阵列的截面图。图21是第四实施方式所涉及的偏移表的概念图。图22是第五实施方式所涉及的存储单元阵列的电路图。图23是第五实施方式所涉及的存储单元阵列的立体图。图24是第五实施方式所涉及的存储单元阵列的俯视图。图25是沿图24中的25-25线的截面图。图26是沿图24中的26-26线的截面图。图27是沿图24中的27-27线的截面图。图28是第五实施方式所涉及的半导体存储装置的框图。图29是第五实施方式所涉及的检测电路的电路图。图30是第五实施方式所涉及的偏移表的概念图。图31是表示第五实施方式所涉及的位线电压与存储器孔径的关系的曲线图。图32是表示第五实施方式所涉及的读出数据时的钳位电压(clampvoltage)与预充电电位的变化的时序图。图33是第五实施方式所涉及的存储单元阵列的电路图。图34是第五实施方式所涉及的通常读取时的各种信号的时序图。图35是第五实施方式所涉及的重试读取时的各种信号的时序图。图36是第六实施方式所涉及的存储单元阵列的立体图。图37是第六实施方式所涉及的存储单元阵列的俯视图。图38是沿图37中的38-38线的截面图。图39是沿图37中的39-39线的截面图。标号说明40：半导体基板；41、42-1～42-4、45～47：绝缘膜；43-1～43-3、48：半导体层；44：鳍片型层叠构造；100：NAND型快闪存储器；110：芯部；111：存储单元阵列；112：行解码器；113：感测(sense)放大器；114：NAND串；120：外围电路部；121：定序器(sequencer)；122：电荷泵；123：寄存器；124：驱动器；200：控制器；210：主机接口(主机I/F)；220：内置存储器；230：CPU；240：缓冲存储器；250：NAND接口(NANDI/F)。具体实施方式以下，参照附图说明实施方式。在进行该说明时，在整个图中，对共同的部分附加共同的参照标号。1.第一实施方式说明第一实施方式所涉及的半导体存储装置。以下，作为半导体存储装置，举例说明存储单元层叠于半导体基板上的三维层叠型NAND型快闪存储器。1.1关于结构1.1.1关于存储系统的结构首先，使用图1说明本实施方式所涉及的包括半导体存储装置的存储系统的结构。图1是本实施方式所涉及的存储系统的框图。如图所示，存储系统具备NAND型快闪存储器100和控制器200。控制器200和NAND型快闪存储器100例如也可以通过它们的组合而构成1个半导体装置，作为其示例可举出如SDTM卡的存储卡、SSD(solidstatedrive：固态驱动器)等。NAND型快闪存储器100具备多个存储单元，非易失地存储数据。在后文中详细说明NAND型快闪存储器100的结构。控制器200响应来自外部主机设备的命令，对NAND型快闪存储器100作出读出、写入、擦除等的命令。另外，对NAND型快闪存储器100的存储空间进行管理。控制器200具备主机接口电路210、内置存储器(RAM)220、处理器(CPU)230、缓冲存储器240、NAND接口电路250以及ECC电路260。主机接口电路210经由控制器总线与主机设备相连接，负责与主机设备之间的通信。而且，将从主机设备接收到的命令和数据分别传送至CPU230和缓冲存储器240。另外，响应CPU230的命令，将缓冲存储器240内的数据传送给主机设备。NAND接口电路250经由NAND总线与NAND型快闪存储器1相连接，负责与NAND型快闪存储器100之间的通信。而且，将从CPU230接收到的命令传送至NAND型快闪存储器100，另外，在进行写入时将缓冲存储器240内的写入数据传送给NAND型快闪存储器100。进一步，在进行读出时，将从NAND型快闪存储器100读出的数据传送给缓冲存储器240。CPU230对控制器200整体的工作进行控制。例如在从主机设备接收到写入读出命令时，响应于该命令，发出基于NAND接口的写入命令。在进行读出和擦除时也是同样的。另外，CPU230执行损耗平均(wearlevelling)等用于管理NAND型快闪存储器100的各种处理。并且，CPU230执本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，具备：第一存储单元，其设置于半导体基板上方；第二存储单元，其层叠于上述第一存储单元上方；字线，其与上述第一存储单元和上述第二存储单元的栅电连接；第一位线，其与上述第一存储单元的一端电连接；以及第二位线，其与上述第二存储单元的一端电连接，在读出数据时，对上述字线施加读出电压，在重试读取时，对上述字线施加上述读出电压，对上述第一位线施加第一电压，对上述第二位线施加第二电压，上述第二电压与上述第一电压不同。

【技术特征摘要】
【国外来华专利技术】1.一种半导体存储装置，其特征在于，具备：
第一存储单元，其设置于半导体基板上方；
第二存储单元，其层叠于上述第一存储单元上方；
字线，其与上述第一存储单元和上述第二存储单元的栅电连接；
第一位线，其与上述第一存储单元的一端电连接；以及
第二位线，其与上述第二存储单元的一端电连接，
在读出数据时，对上述字线施加读出电压，
在重试读取时，对上述字线施加上述读出电压，对上述第一位线施加
第一电压，对上述第二位线施加第二电压，
上述第二电压与上述第一电压不同。
2.根据权利要求1所述的半导体存储装置，其特征在于，
上述重试读取包括第一重试读取以及在上述第一重试读取后执行的第
二重试读取，
上述第一重试读取时的上述第一电压、上述第二电压分别大于上述第
二重试读取时的上述第一电压、上述第二电压。
3.根据权利要求2所述的半导体存储装置，其特征在于，
上述重试读取还包括在上述第二重试读取后执行的第三重试读取，
上述第三重试读取时的上述第一电压、上述第二电压分别大于上述第
一重试读取时的上述第一电压、上述第二电压。
4.根据权利要求2所述的半导体存储装置，其特征在于，
具备对施加于上述第一位线和上述第二位线的电压进行控制的第一晶
体管和第二晶体管，
在上述重试读取时，对上述第一晶体管和上述第二晶体管的栅分别施
加第一钳位电压和第二钳位电压，上述第一钳位电压小于上述第二钳位电
压。
5.根据权利要求1～4中任一项所述的半导体存储装置，其特征在于，
上述第一存储单元形成于第一层，
上述第二存储单元形成于比上述第一层靠上层的第二层，
上述第一电压小于上述第二电压。
6.根据权利要求1～5中任一项所述的半导体存储装置，其特征在于，
上述第一存储单元包括沿上述半导体基板上方层叠有多个存储单元的
第一存储单元组，
上述第二存储单元包括沿上述半导体基板上方层叠有多个存储单元的
第二存储单元组，
上述第一位线包括与上述第一存储单元组连接的第一位线组，
上述第一位线包括与上述第一存储单元组连接的包括多条位线的第一
位线组，
上述第二位线包括与上述第二存储单元组连接的包括多条位线的第二
位线组，
在重试读取时，对上述第一位线组内的上述多条位线施加上述第一电
压，对上述第二位线组内的上述多条位线施加上述第二电压。
7.根据权利要求1～6中任一项所述的半导体存储装置，其特征在于，
还具备：
多个层叠构造，其在上述半导体基板上沿相对于该半导体基板表面垂
直的方向即第一方向交替地层叠有绝缘层和第一半导体层，具有沿与上述
第一方向正交的第二方向的条形状；
形成于上述多个层叠构造的侧面、且在各层叠构造之间共用地连接的
上述字线；
第一选择控制线，其形成于上述多个层叠构造中的第一层叠构造的一
端侧的侧面，对该第一层叠构造进行选择；以及
第二选择控制线，其形成于上述多个层叠构造中的第二层叠构造的另
一端侧的侧面，对该第二层叠构造进行选择，
上述层叠的上述第一半导体层作为上述第一存储单元和上述第二存储<...

【专利技术属性】
技术研发人员：阿部健一，白川政信，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP