半导体存储装置制造方法及图纸

本发明专利技术的实施方式的半导体存储装置具备衬底、积层体、多个柱状部、及配线部。所述积层体设置在所述衬底上。所述积层体具有相互分离地积层的多个电极层。所述多个柱状部设置在所述积层体内。所述多个柱状部沿着所述积层体的积层方向而延伸。所述配线部设置在所述积层体内。所述配线部沿着第1方向而延伸。相邻的所述柱状部并不沿着所述第1方向而配置。

【技术实现步骤摘要】
[相关申请]本申请享有以美国临时专利申请62/216,029号(申请日：2015年9月9日)及美国专利申请15/045,386号(申请日：2016年2月17日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
提出了一种三维构造的存储器件，该存储器件中，在积层体形成有存储孔，且在该存储孔的侧壁设置有经由电荷累积层而成为通道的硅体，所述积层体是隔着绝缘层而积层多个存储单元中作为控制栅极发挥功能的电极层所形成。在这种三维构造的存储器件中，如下问题令人担心，即，随着电极层的积层数的增加，晶片的表面会因为电极层上产生的压缩应力或拉伸应力等应力而大幅度翘曲。
技术实现思路
本专利技术的实施方式提供一种能够减小电极层上产生的应力的半导体存储装置。实施方式的半导体存储装置具备衬底、积层体、多个柱状部、及配线部。所述积层体设置在所述衬底上。所述积层体具有相互分离地积层的多个电极层。所述多个柱状部设置在所述积层体内。所述多个柱状部沿着所述积层体的积层方向而延伸。所述配线部设置在所述积层体内。所述配线部沿着第1方向而延伸。相邻的所述柱状部并不沿着所述第1方向而配置。附图说明图1是第1实施方式的半导体存储装置的立体示意图。图2是第1实施方式的半导体存储装置的示意剖视图。图3是图2的区域A的放大图。图4是第1实施方式的半导体存储装置的俯视示意图。图5是表示图4的一部分的图。图6是参考例的半导体存储装置的俯视图。图7是第2实施方式的半导体存储装置的俯视示意图。图8是第3实施方式的半导体存储装置的俯视示意图。图9是第4实施方式的半导体存储装置的立体示意图。图10是第4实施方式的另一半导体存储装置的立体示意图。具体实施方式以下，参照附图对实施方式进行说明。另外，各附图中，对相同的要素标注相同的符号。以下，以具有三维构造的半导体存储装置为例而进行说明。(第1实施方式)图1是第1实施方式的半导体存储装置的立体示意图。图2是第1实施方式的半导体存储装置的示意剖视图。图3是图2的区域A的放大图。图1表示半导体存储装置1的存储单元阵列。图2及图3表示存储单元阵列的剖视图。另外，在图1中，未图示出绝缘层31、绝缘层32、绝缘层33及接点部V1。而且，在图1中，将相对于衬底10的上表面10a平行的方向且为相互正交的2个方向设定为X方向及Y方向，将相对于所述X方向及Y方向两者正交的方向设定为Z方向。Z方向是积层方向。如图1及图2所示，在衬底10上，隔着绝缘层30而设置有积层体15。积层体15具有多个电极层WL、多个绝缘层30、源极侧选择栅极SGS、及漏极侧选择栅极SGD。多个电极层WL相互分离地积层，多个绝缘层30设置在多个电极层WL之间。多个电极层WL及多个绝缘层30例如逐层交替地积层。另外，图中所示的电极层WL的层数是一个例子，电极层WL的层数任意。在积层体15的最下层，设置有源极侧选择栅极SGS。在积层体15的最上层，设置有漏极侧选择栅极SGD。在积层体15上，设置有绝缘层30。多个电极层WL例如包含金属、金属硅化物或多晶硅中的任一者。另外，源极侧选择栅极SGS及漏极侧选择栅极SGD既可以包含与所述多个电极层WL相同的材料，也可以包含不同的材料。绝缘层30、绝缘层31、绝缘层32及绝缘层33例如可以使用包含硅氧化物的绝缘层。在积层体15内，设置有沿着Z方向延伸的柱状部CL。柱状部CL例如设置成圆柱或椭圆柱状。柱状部CL的配置的详细情况会在下文叙述。如图3所示，柱状部CL具有通道体20A(半导体部)、存储膜21A、及芯绝缘部22A。通道体20A例如为硅膜。存储膜21A设置在积层体15与通道体20A之间。存储膜21A从通道体20A侧起依次积层着隧道绝缘层21a、电荷累积层21b、及块状绝缘层21c。隧道绝缘层21a是如下层，即，通常具有绝缘性，但若被施加处于半导体存储装置1的驱动电压的范围内的指定电压则会流通隧道电流。电荷累积层21b是累积电荷的层，例如，可以使用包含硅氮化物的层。块状绝缘层21c是如下层，即，就算在半导体存储装置1的驱动电压的范围内被施加电压也不会实质上流通电流；而且是利用高介电率材料例如硅氧化物、铝氧化物或铪氧化物而形成的氧化层、或者将这些氧化层积层而成的多层膜。存储膜21A也可以构成为具有浮动栅极。例如，存储膜21A也可以为挖开电极层WL并在该电极层WL的内部嵌入浮动栅极而形成。芯绝缘部22A设置在通道体20A的内侧。芯绝缘部22A例如也可以包含氧化硅膜，且包含气隙。在通道体20A的内侧，也可以不设置芯绝缘部22A。在积层体15，设置有沿着X方向及Z方向在积层体15内延伸的配线部LI。配线部LI经由接点(未图示)而电连接于该配线部LI之上的源极线SL。配线部LI例如是利用钨等金属材料而形成。配线部LI具有相对于XZ平面平行的板状部分。例如，配线部LI也可以为多片板状部分相互连接。例如，在图1中，配线部LI的2片板状部分也可以相互连接。在配线部LI的侧壁，设置有绝缘膜40。绝缘膜40与配线部LI同样地沿着X方向及Z方向延伸。作为绝缘膜40，例如，可以使用包含硅氧化物的膜。配线部LI在它的下表面与柱状部CL电连接。接点部Cb设置在通道体20A的上端。而且，接点部V1设置在接点部Cb上。接点部V1比接点部Cb细。接点部Cb及接点部V1例如为接触插塞，由钨层及氮化钛层等含金属层积层而形成。在接点部V1上，设置有多条位线BL。多条位线BL在X方向上相互分离，且沿着Y方向延伸。多条位线BL例如是利用金属膜而形成。通道体20A的上端经由接点部Cb及接点部V1而连接于位线BL。从在Y方向上分离的各个区域逐一选择出的多个柱状部CL(通道体20A)连接于共通的1条位线BL。各位线BL经由1根接点部V1及1根接点部Cb而连接于1根柱状部CL，该柱状部CL设置在被分割给指定块的积层体15中。在这里，所谓“块”相当于相邻的配线部LI间的部分。例如，在各块中，配置有4列由多根柱状部CL所构成的柱状部的列。各位线BL跨及多个块而沿着Y方向延伸，且每块连接1根柱状部CL。在柱状部CL的上端形成有漏极侧选择晶体管STD，在下端形成有源极侧选择晶体管STS。存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS是电流沿着积层体15的积层方向(Z方向)流通的纵型晶体管。所述各选择栅极SGD、SGS作为各选择晶体管STD、STS的栅极电极(控制栅极)而发挥功能。在各选择栅极SGD、SGS各自与通道体20A之间，设置有作为各选择晶体管STD、STS的栅极绝缘膜而发挥功能的存储膜21A。在漏极侧选择晶体管STD与源极侧选择晶体管STS之间，设置有将各层的电极层WL作为控制栅极的多个存储单元MC。所述多个存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS通过通道体20A而串联连接，构成1个存储器串。该存储器串是在相对于X-Y面平行的面方向，呈例如锯齿格子状而配置，由此沿着X方向、Y方向及Z方向三维地设置有多个存储单元MC。实施方式的半导体存储装置1能够电性自由地进行数据的删除、写入，就算切断电源也能够保持存储内容。以下，对柱状部CL的配置进行叙述。图4是第1实施方式的半导体存本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于包括：衬底；积层体，设置在所述衬底上，具有相互分离地积层的多个电极层；多个柱状部，设置在所述积层体内，沿着所述积层体的积层方向而延伸；及配线部，设置在所述积层体内，沿着第1方向而延伸；且相邻的所述柱状部并不沿着所述第1方向而配置。

【技术特征摘要】
2015.09.09 US 62/216,029;2016.02.17 US 15/045,3861.一种半导体存储装置，其特征在于包括：衬底；积层体，设置在所述衬底上，具有相互分离地积层的多个电极层；多个柱状部，设置在所述积层体内，沿着所述积层体的积层方向而延伸；及配线部，设置在所述积层体内，沿着第1方向而延伸；且相邻的所述柱状部并不沿着所述第1方向而配置。2.根据权利要求1所述的半导体存储装置，其特征在于：进而具备第1配线，设置在所述多个柱状部上，沿着相对于所述第1方向相交的第2方向延伸。3.一种半导体存储装置，其特征在于包括：衬底；积层体，设置在所述衬底上，具有相互分离地积层的多个电极层；多个柱状部，设置在所述积层体内，沿着所述积层体的积层方向而延伸；及配线部，设置在所述积层体内，沿着第1方向而延伸；且所述多个柱状部的中心是相对于多个基准点向第2方向或第3方向偏移地设置，该第2方向相对于所述第1方向相交，该第3方向相对于所述第1方向相交且相对于所述第2方向为相反方向；所述多个基准点具有：多个第1基准点；多个第2基准点，相对于所述多个第1基准点而位于所述第2方向上；多个第3基准点，相对于所述多个第1基准点而位于向所述第2方向以第1角度倾斜的第4方向上；及多个第4基准点，相对于所述多个第1基准点而位于向所述第3方向以所述第1角度倾斜的第5方向上；在设定了沿着所述第1方向延伸的假想的第1直线、第2直线、第3直线及第4直线时，所述多个第1基准点、所述多个第2基准点、所述多个第3基准点及所述多个第4基准点分别位于所述第1直线、所述第2直线、所述第3直线及所述第4直线上；所述多个柱状部是沿着多个列而设置，所述多个列具有第1列、在所述第2方向上与所述第1列相邻的第2列、在所述第2方向上与所述第2列相邻的第3列、及在所述第2方向上与所述第3列相邻的第4列，所述第1列的第1柱状部的中心是相对于第4基准点向所述第2方向偏移地设置，与所述第1列的所述第1柱状部相邻的所述第1列的第2柱状部的中心是相对于第4基准点向所述第3方向偏移地设置；所述第2列的第3柱状部的中心是相对于第1基准点向所述第3方向偏移地设置，与所述第2列的所述第3柱状部相邻的所述第2列的第4柱状部的中心是相对于第1基准点向所述第2方向偏移地设置；所述第3列的第5柱状部的中心是相对于第3基准点向所述第2方向偏移地设置，与所述第3列的所述第5柱状部相邻的第3列的第6柱状部的中心是相对于第3基准点向所述第3方向偏移地设置；所述第4列的第7柱状部的中心是相对于第2基准点向所述第3方向偏移地设置，与所述第4列的所述第7柱状部相邻的所述第4列的第8柱状部的中心是相对于第2基准点向所述第2方向偏移地设置。4.根据权利要求3所述的半导体存储装置，其特征在于：所述第1角度为30度。5.根据权利要求3所述的半导体存储装置，其特征在于：所述多个基准点为格子体的交点。6.根据权利要求3所述的半导体存储装置，其特征在于：进而具备第1配线，设置在所述多个柱状部上，沿着所述第2方向而延伸；且所述多个列具有在所述第2方向上与所述第4列相邻的第5列，所述第5列的所述多个柱状部并不连接于所述第1配线。7.根据权利要求3所述的半导体存储装置，其特征在于：所述多个柱状部具有半导体部、及设置在所述半导体部与所述积层体之间的存储膜。8.根据权利要求3所述的半导体存储装置，其特征在于：进而具备第1配线，设置在所述多个柱状部上，...

【专利技术属性】
技术研发人员：南光一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP