三维半导体存储装置制造方法及图纸

提供了一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，位于半导体基底上以包括外围逻辑电路和下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到水平半导体层。水平半导体层可以包括：第一半导体层，设置在下绝缘间隙填充层上并共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；第二半导体层，设置在第一半导体层上并掺杂有或者未掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质。

【技术实现步骤摘要】
该专利申请要求于2015年8月11日在韩国知识产权局提交的第10-2015-0113227号韩国专利申请的优先权的权益，该韩国专利申请的全部内容通过引用包含于此。
技术介绍
公开的实施例涉及三维半导体存储装置，具体地讲，涉及具有改善的可靠性和较高的集成度的三维半导体存储装置。半导体装置的较高的集成满足了消费者对优越的性能和低廉的价格的需求。对于半导体装置，因为它们的集成是决定产品价格的重要因素，所以增大的集成是特别有价值的。对于典型的二维的或平面的半导体存储装置，因为它们的集成主要由单位存储单元所占据的面积来决定，所以集成受精细图案形成技术的水平的影响很大。然而，用于提高图案精细度的非常昂贵的工艺设备对增大二维的或平面的半导体装置的集成设置了实际的限制。为了克服这种限制，近来已经提出包括三维地布置的存储单元的三维半导体存储装置。
技术实现思路
示例实施例提供一种高度可靠的高密度的三维半导体存储装置。根据示例实施例，三维半导体存储装置可以包括：外围逻辑结构，位于半导体基底上，外围逻辑结构包括集成在半导体基底上的外围逻辑电路和覆盖外围逻辑电路的下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到水平半导体层。水平半导体层可以包括：第一半导体层，设置在下绝缘间隙填充层上并共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；第二半导体层，设置在第一半导体层上，第二半导体层未掺杂有或掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质。在示例实施例中，在第一半导体层中，防扩散材料的浓度可以比第一导电型杂质的第一杂质浓度高。在示例实施例中，水平半导体层还可以包括设置在下绝缘间隙填充层与第一半导体层之间的第三半导体层，第三半导体层可以掺杂有比第一杂质浓度高的第三杂质浓度的第一导电型杂质。在示例实施例中，第二半导体层的厚度可以比第一半导体层和第三半导体层的厚度的总和大。在示例实施例中，水平半导体层还可以包括设置在第一半导体层与第二半导体层之间的第四半导体层。第四半导体层可以掺杂有防扩散材料。在示例实施例中，第四半导体层中的防扩散材料的浓度可以比第一半导体层中的防扩散材料的浓度高。在示例实施例中，第一半导体层的厚度可以比第四半导体层的厚度大。在示例实施例中，防扩散材料可以包含碳(C)。在示例实施例中，第二半导体层的厚度可以比水平半导体层的厚度的一半大。在示例实施例中，堆叠件可以在水平半导体层上沿一个方向彼此平行地延伸。第二半导体层可以包括：共源区，形成在堆叠件之间以在所述方向上延伸并掺杂有第二导电型杂质，掺杂在共源区中的第二导电型杂质的浓度可以比掺杂在第二半导体层中的第一导电型杂质的第一杂质浓度高。根据示例实施例，三维半导体存储装置可以包括：外围逻辑结构，位于半导体基底上，外围逻辑结构包括集成在半导体基底上的外围逻辑电路和覆盖外围逻辑电路的下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上。水平半导体层可以包括：第一杂质层，设置成与下绝缘间隙填充层邻近并掺杂有第一杂质浓度的p型杂质；沟道层，位于第一杂质层上，沟道层未掺杂有或者掺杂有比第一杂质浓度低的第二杂质浓度的p型杂质；第二杂质层，位于沟道层与第一杂质层之间并掺杂有防扩散材料；第三杂质层，位于第一杂质层与第二杂质层之间并共掺杂有p型杂质和防扩散材料。三维半导体存储装置还可以包括：多个堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到沟道层；共源区，设置在沟道层中并位于堆叠件之间且掺杂有n型杂质。在示例实施例中，第三杂质层中的p型杂质的浓度可以比第一杂质层中的低。在示例实施例中，第三杂质层可以比第一杂质层或第二杂质层厚。在示例实施例中，第三杂质层中的防扩散材料的浓度可以比第二杂质层中的低。在示例实施例中，水平半导体层中的p型杂质的掺杂浓度可以在从外围逻辑结构朝向竖直结构的方向上逐渐减小，水平半导体层中的n型杂质的掺杂浓度可以在从竖直结构朝向外围逻辑结构的方向上逐渐减小，水平半导体层可以包括形成在与第二杂质层邻近的区域处的pn结。根据示例实施例，三维半导体存储装置可以包括：半导体基底；外围逻辑结构，设置在半导体基底上，外围逻辑结构包括集成在半导体基底上的外围逻辑电路和覆盖外围逻辑电路的下绝缘间隙填充层；水平半导体层，设置在外围逻辑结构上，水平半导体层包括：第一半导体层，与下绝缘间隙填充层邻近并且共掺杂有第一杂质浓度的第一导电型杂质；以及第二半导体层，设置在第一半导体层上并掺杂有防扩散材料；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；以及多个竖直结构，穿过堆叠件并连接到水平半导体层。在示例实施例中，所述三维半导体存储装置还包括：第三半导体层，设置在第二半导体层上，并且未掺杂有，或者掺杂有第二杂质浓度的第一导电型杂质。在示例实施例中，第一杂质浓度比第二杂质浓度大。在示例实施例中，第一导电型杂质包括硼。在示例实施例中，防扩散材料包括碳。附图说明将通过以下结合附图的简要描述来更清楚地理解示例实施例。附图表示非限制性的(表示这里描述的示例实施例)。在附图中：图1是示出根据某些示例实施例的三维半导体存储装置的示意性框图；图2是示出根据某些示例实施例的三维半导体存储装置的示意性透视图；图3是示出根据某些示例实施例的三维半导体存储装置的单元阵列的示意性电路图；图4是示出根据某些示例实施例的三维半导体存储装置的平面图；图5和图7均为沿图4的线I-I’截取以示出根据某些示例实施例的三维半导体存储装置的剖视图；图6是示出图5的部分“A”的放大图；图8、图10、图12、图14和图16是示出根据某些示例实施例的图7的部分“A”的一些示例的放大剖视图；图9、图11、图13、图15、图17和图18是示出根据某些示例实施例的水平半导体层的掺杂轮廓的一些示例的曲线图；图19到图22是示出根据某些示例实施例的图5和图7的部分“B”的一些示例的放大剖视图。应该注意的是，这些附图意图示出在某些示例实施例中应用的方法、结构和/或材料的总体特征，并且意图补充下面提供的书面描述。然而，这些附图不是按比例的，可以不精确地反映任意给出的实施例的精确的结构特征或性能特征，并且不应被解释为限制示例实施例所包含的值或性质的范围。例如，为了清晰起见，可以缩小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中相似或相同的附图标号的使用意图指示存在相似或相同的元件或特征。具体实施方式现在将在下文中参照示出各种实施例的附图来更全面地描述本公开。然而，专利技术可以以许多不同的形式实施并不应该被解释为限制于这里阐述的示例实施例。这些示例实施例仅为示例，许多实施方式和变型是可能的，不需要在这里提供细节。也应该强调的是，公开内容提供了可选择的示例的细节，但可选方案的这样的列表不是详细的。此外，各种示例之间的细节的任何一致性不应该被解释为需要这样的细节—无法列出这里描述的每个特征的每个可能的变化。应该参照权利要求的语言来确定专利技术的要求。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺寸。同样的本文档来自技高网...

【技术保护点】
一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，设置在半导体基底上，外围逻辑结构包括集成在半导体基底上的外围逻辑电路和覆盖外围逻辑电路的下绝缘间隙填充层；水平半导体层，设置在外围逻辑结构上；堆叠件，设置在水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；以及多个竖直结构，穿过堆叠件并连接到水平半导体层，其中，水平半导体层包括：第一半导体层，位于下绝缘间隙填充层上，第一半导体层共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；以及第二半导体层，位于第一半导体层上，第二半导体层是未掺杂有或掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质中的一种。

【技术特征摘要】
2015.08.11 KR 10-2015-01132271.一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，设置在半导体基底上，外围逻辑结构包括集成在半导体基底上的外围逻辑电路和覆盖外围逻辑电路的下绝缘间隙填充层；水平半导体层，设置在外围逻辑结构上；堆叠件，设置在水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；以及多个竖直结构，穿过堆叠件并连接到水平半导体层，其中，水平半导体层包括：第一半导体层，位于下绝缘间隙填充层上，第一半导体层共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；以及第二半导体层，位于第一半导体层上，第二半导体层是未掺杂有或掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质中的一种。2.根据权利要求1所述的三维半导体存储装置，其中，在第一半导体层中，防扩散材料的浓度比第一导电型杂质的第一杂质浓度高。3.根据权利要求1所述的三维半导体存储装置，其中，水平半导体层还包括：第三半导体层，设置在下绝缘间隙填充层与第一半导体层之间，其中，第三半导体层掺杂有比第一导电型杂质的第一杂质浓度高的第三杂质浓度的第一导电型杂质。4.根据权利要求3所述的三维半导体存储装置，其中，第二半导体层的厚度比第一半导体层和第三半导体层的厚度的总和大。5.根据权利要求1所述的三维半导体存储装置，其中，水平半导体层还包括：第四半导体层，设置在第一半导体层与第二半导体层之间，其中，第四半导体层掺杂有防扩散材料。6.根据权利要求5所述的三维半导体存储装置，其中，第四半导体层中的防扩散材料的浓度比第一半导体层中的防扩散材料的浓度高。7.根据权利要求5所述的三维半导体存储装置，其中，第一半导体层的厚度比第四半导体层的厚度大。8.根据权利要求1所述的三维半导体存储装置，其中，防扩散材料包含碳。9.根据权利要求1所述的三维半导体存储装置，其中，第二半导体层的厚度比水平半导体层的厚度的一半大。10.根据权利要求1所述的三维半导体存储装置，其中，堆叠件在水平半导体层上沿第一方向彼此平行地延伸，其中，水平半导体层沿与第一方向不同的第二方向形成，其中，第二半导体层包括：共源区，形成在堆叠件之间以沿第一方向延伸并掺杂有第二导电型杂质，以及其中，掺杂在共源区中的第二导电型杂质的浓度比掺杂在第二半导体层中的第一导电型杂质的第一杂质浓度高。11.一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，设置在半导体基底...

【专利技术属性】
技术研发人员：李到显，宋旼莹，孙荣晥，朴泳雨，李载悳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR