半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种能够提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：第一、第二存储元；第一字线，其连接在第一、第二存储元的栅极；第一位线，其电性连接在第一存储元的一端；及第二位线，其电性连接在第二存储元的一端。写入动作包含对第一字线施加写入电压的第一动作、在第一动作之后对第一字线施加较写入电压低的第一电压的第二动作、及在第二动作之后对第一字线施加验证电压的第三动作。在第一存储元的阈值电压低于第一阈值且第二存储元的阈值电压为第一阈值以上时，在第二动作中对第一位线施加第二电压，且对第二位线施加较第二电压低的第三电压。

【技术实现步骤摘要】
[相关申请案]本申请案享有以日本专利申请案2015-29644号(申请日：2015年2月18日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
已知有存储元呈三维排列的NAND(Not AND，与非)型闪速存储器。
技术实现思路
本专利技术的实施方式提供一种能够提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：第一、第二存储元；第一字线，其连接在所述第一、第二存储元的栅极；第一位线，其电性连接在所述第一存储元的一端；及第二位线，其电性连接在所述第二存储元的一端。写入动作包含对所述第一字线施加写入电压的第一动作、在所述第一动作之后对所述第一字线施加较所述写入电压低的第一电压的第二动作、及在所述第二动作之后对所述第一字线施加验证电压的第三动作。在所述第一存储元的阈值电压低于第一阈值且所述第二存储元的阈值电压为所述第一阈值以上时，在所述第二动作中对所述第一位线施加第二电压，对所述第二位线施加较所述第二电压低的第三电压。附图说明图1是表示第一实施方式的半导体存储装置的构成的方块图。图2是第一实施方式中的存储元阵列的一部分的立体图及俯视图。图3是第一实施方式中的1个存储元晶体管的剖视图。图4是第一实施方式中的行系电路的电路图。图5是表示第一实施方式中的写入动作的电压波形及阈值偏移的情况的图。图6是表示第一实施方式中的弱删除动作的概念图。图7是表示第一实施方式中的第一例的弱删除动作及编程验证动作的电压波形的图。图8是表示第一实施方式中的第二例的弱删除动作及编程验证动作的电压波形的图。图9是表示第一实施方式中的第三例的弱删除动作及编程验证动作的电压波形的图。图10是表示作为比较例的写入循环的一例的图。图11是表示作为比较例的写入动作的电压波形及阈值偏移的情况的图。图12是表示比较例的在写入动作后所产生的存储元的阈值偏移的情况的图。图13是表示第二实施方式中的对非选择子区块的写入动作的图。图14是表示第二实施方式中的第一例的写入循环的电压波形的图。图15是表示第二实施方式中的第二例的写入循环的电压波形的图。图16是表示第三实施方式中的对非选择子区块的写入动作的图。图17是表示第三实施方式中的第一例的写入循环的电压波形的图。图18是表示第三实施方式中的第二例的写入循环的电压波形的图。具体实施方式以下，参照图式对实施方式进行说明。另外，在以下的说明中，对于具有相同功能及构成的构成要素标注共通的参照符号。以下，作为半导体存储装置，列举存储元积层在半导体衬底的上方的三维积层型的NAND型闪速存储器为例进行说明。1.第一实施方式对第一实施方式的半导体存储装置进行说明。1.1半导体存储装置的构成1.1.1整体构成在图1中表示实施方式的半导体存储装置10的构成。各功能区块可作为硬件、电脑软件的任一者或将两者组合而成者来实现。因此，如已明确各区块为该等的任一者般，总之从其等的功能的观点进行以下说明。此外，各功能区块未必需要如以下的例般进行
区分。例如，一部分的功能也可通过与所例示的功能区块不同的功能区块执行。进而，所例示的功能区块也可被分割成更细分的功能子区块。如图1所示，半导体存储装置10具备存储元阵列1、行解码器2、数据电路·页面缓冲器3、列解码器4、控制电路5、输入输出电路6、地址·指令寄存器7、电压产生电路8、及核心驱动器9。半导体存储装置10包含多个存储元阵列(此处例示2个存储元阵列)1。存储元阵列1存在被称为平面(plane)的情况。存储元阵列1包含多个区块(存储器区块)。各区块包含多个存储元、字线WL、及位线BL等。某多个存储元的存储空间构成1个或多个页面。数据是以页面单位读出及写入。存储元阵列1的详细内容将在下文中进行叙述。针对每一存储元阵列1而均设置有行解码器2、数据电路·页面缓冲器3、及列解码器4的组。行解码器2从地址·指令寄存器7接收区块地址信号等，此外，从核心驱动器9接收字线控制信号或选择栅极线控制信号。行解码器2根据所接收的区块地址信号、字线控制信号、及选择栅极线控制信号而选择区块及字线等。数据电路·页面缓冲器3暂时保持从存储元阵列1读出的数据，且从半导体存储装置10的外部接收写入数据，并将所接收的数据写入至所选择的存储元。数据电路·页面缓冲器3包含传感放大器3a。传感放大器3a包含分别连接在多条位线BL的多个传感放大器电路，且将位线BL的电位放大。如此，将利用传感放大器3a同时读出或者写入的数据的单位称作页面，将该数据大小称作页面长度。例如页面长度为16k字节(Byte)。半导体存储装置10例如可在1个存储元保持2位以上的数据。因此，数据电路·页面缓冲器3例如包含3个数据高速缓冲存储器3b。各个数据高速缓冲存储器也能够以与传感放大器3a相同的页面长度的数据大小动作，故而，例如在页面长度为16k字节的情况下，包含16k字节个锁存电路。第一数据高速缓冲存储器3b暂时保持低阶(lower)页面数据及高阶(upper)页面数据的一者，第二数据高速缓冲存储器3b暂时保持低阶页面数据及高阶页面数据的另一者。此处，低阶页面数据对应于存储所述2位/胞的多值数据的情况下的低阶位的1页面量的数据。此外，高阶页面数据对应于所述2位/胞的高阶位的1页面量的数据。该高阶页面数据包含相关的多个存储元的各2位数据中的高阶位的组。第三数据高速缓冲存储器3b例如保持基于验证读出的结果而再次写入至存储元中的临时数据。列解码器4从地址·指令寄存器7接收列地址信号，并对所接收的列地址信号进行
解码。列解码器4基于解码的地址信号而控制数据电路·页面缓冲器3的数据的输入输出。控制电路5从地址·指令寄存器7接收指示读出、写入、删除等的指令。控制电路5基于指令的指示而按照特定的顺序控制电压产生电路8及核心驱动器9。电压产生电路8根据控制电路5的指示而产生各种电压。核心驱动器9根据控制电路5的指示而控制行解码器2及数据电路·页面缓冲器3以控制字线WL及位线BL。输入输出电路6控制半导体存储装置10的从外部的指令、地址、数据的输入或半导体存储装置10的向外部的数据输出。1.1.2存储元阵列的构成在图2中表示实施方式的存储元阵列的一部分的立体图、及从上方观察的图。在图3中表示1个存储元晶体管的剖视图。在无需将末尾带有数字的参照符号(例如字线WL或BL等)相互区分的情况下，使用省略末尾数字的记载，该记载指所有带数字的参照符号。如图2所示，存储元阵列1具有多条位线BL(BL＿0～BL＿k)、胞阵列内共通的存储元源极线SL、及包含多个子区块SB的多个区块MB。此处，表示4个子区块SB＿0～SB＿3作为子区块SB，当然也可包含5个以上的子区块。进而，表示2个区块MB＿0、MB＿1作为区块MB，当然也可包含3个以上的区块。位线BL沿列方向延伸。源极线SL沿列方向延伸。源极线SL连接在配置在子区块内的源极线。在各区块MB内沿与行方向及列方向正交的方向(积层方向)积层有多条字线WL＿0～WL＿23、虚设字线WLDD、WLDS、及选择栅极线SG1、SG2。字线WL、虚设字线WLDD、WLDS及选择栅极线SG1、SG2沿行方向延伸。存储器单元MU具有本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于具备：第一、第二存储元；第一字线，其连接在所述第一、第二存储元的栅极；第一位线，其电性连接在所述第一存储元的一端；及第二位线，其电性连接在所述第二存储元的一端；且写入动作包含对所述第一字线施加写入电压的第一动作、在所述第一动作之后对所述第一字线施加较所述写入电压低的第一电压的第二动作、及在所述第二动作之后对所述第一字线施加验证电压的第三动作，在所述第一存储元的阈值电压低于第一阈值且所述第二存储元的阈值电压为所述第一阈值以上时，在所述第二动作中对所述第一位线施加第二电压，且对所述第二位线施加较所述第二电压低的第三电压。

【技术特征摘要】
2015.02.18 JP 2015-0296441.一种半导体存储装置，其特征在于具备：第一、第二存储元；第一字线，其连接在所述第一、第二存储元的栅极；第一位线，其电性连接在所述第一存储元的一端；及第二位线，其电性连接在所述第二存储元的一端；且写入动作包含对所述第一字线施加写入电压的第一动作、在所述第一动作之后对所述第一字线施加较所述写入电压低的第一电压的第二动作、及在所述第二动作之后对所述第一字线施加验证电压的第三动作，在所述第一存储元的阈值电压低于第一阈值且所述第二存储元的阈值电压为所述第一阈值以上时，在所述第二动作中对所述第一位线施加第二电压，且对所述第二位线施加较所述第二电压低的第三电压。2.根据权利要求1所述的半导体存储装置，其特征在于进而具备：第三存储元；第二字线，其连接在所述第三存储元的栅极；及行解码器，其对所述第一、第二字线输出电压；且在所述第二动作中，所述行解码器，对所述第一字线输出所述第一电压，且对所述第二字线输出较所述第一电压高的第四电压。3.根据权利要求2所述的半导体存储装置，其特征在于进而具备：第一选择晶体管，其配置在所述第一存储元的一端与所述第一位线之间；第二选择晶体管，其配置在所述第二存储元的一端与所述第二位线之间；第四存储元，其栅极连接在所述第一字线；及第三选择...

【专利技术属性】
技术研发人员：细野浩司，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP