一种半导体存储器及其制作方法技术

本发明专利技术实施例公开了一种半导体存储器及其制作方法，所述半导体存储器包括自下而上依次堆叠的至少两个存储芯片组，上下相邻的两个所述存储芯片组的重布线层通过层间导电柱电连接，且位于最下方的存储芯片组的重布线层与对外连接凸块电连接；所述存储芯片组包括依次堆叠的至少两个存储芯片，以及位于所述至少两个存储芯片下方的复合绝缘层，所述至少两个存储芯片包封为一体结构，所述重布线层设置在所述复合绝缘层中，所述至少两个存储芯片的层内导电柱错开预设角度，以分别与所述重布线层电连接。本发明专利技术实现了半导体存储器的大容量和高集成度，并且有效提高了存储器的堆叠效率，降低了堆叠难度。

Semiconductor memory and manufacturing method thereof

The embodiment of the invention discloses a semiconductor memory device and manufacturing method thereof, wherein the semiconductor memory includes at least two stacked from bottom to top memory chip group, on the two adjacent the re routing memory chip group layer by layer connection between the conductive column and a heavy electrical wiring layer of memory chips were the most the bottom and external connection bumps are electrically connected; the memory chip group includes at least two memory chips are stacked, and located in the bottom of at least two memory chip composite insulating layer, wherein at least two memory chip encapsulation structure as a whole, the re wiring layer in the composite insulation layer, the at least two memory chip layer conductive column in staggered preset angle, respectively with the re wiring layer is electrically connected. The invention realizes the large capacity and the high integration degree of the semiconductor memory, and effectively improves the stacking efficiency of the memory and reduces the stacking difficulty.

【技术实现步骤摘要】

本专利技术实施例涉及半导体
，尤其涉及一种半导体存储器及其制作方法。
技术介绍
为了实现存储器的大容量、高集成度和高性能，可以采用存储芯片堆叠的方式。目前芯片堆叠的方式主要有两种：一种是存储芯片以错位式的方式一个接一个地堆叠上去，再用金属引线键合一阶一阶地把各个芯片电连接在一起。采用错位式结构的目的是为了实施金属引线键合。另一种是把存储芯片垂直地叠在一起，用硅通孔(ThroughSiliconVia，TSV)来实现各堆叠存储芯片间电信号连接。这两种方法，都有较显著的缺陷：芯片错位式堆叠加引线键合，随着堆叠的芯片数增加，不仅造成封装体尺寸较大，而且电信号延迟增长；而基于硅通孔技术的堆叠，不仅工艺复杂昂贵，而且用于大规模制造硅通孔芯片的供应链仍未完全形成。这两种堆叠技术还有两个共同的低效率特征：1)堆叠封装体的制作，都是以单颗形式完成的；2)电性能和功能测试，亦是以单颗形式来进行。这些缺陷，使得现有大容量存储器制造技术越来越难于满足半导体技术的发展和微电子器件制造的趋势——更高性能，更小的形状系数(formfactor)，更低的成本。扇出型晶圆级技术(FOWLP)可以实现存储芯片的堆叠，从而作为大容量存储器制造的解决方案。但目前FOWLP技术是二维的，难以在具有多存储单元的高端存储器装置的制造上得到应用。美国专利US2005/0124093A1(Wen-KunYang等)介绍了二维的扇出型晶圆级封装技术。如图1所示，100为载板；110为芯片；130和130a为重布线层(RDL)；148为芯片层间电互连；120，122，132，120a和132a为介电质；136为对外连接终端(锡球)。美国专利US2009/0014876A1(Cheul-JoongYoun等)提出了基于芯片堆叠扇出型晶圆级技术实现存储装置三维集成的方法，如图2所示，104，110，132和142为芯片；106，112，134和144为绝缘介电质；108，118，136和146为芯片层间电互连；116为最外层RDL；120为对外连接终端(锡球)。该专利提出的方法是一理想化，在工程上难以实现的概念。因为：1)若用塑封材料填充芯片间空隙，金属重布线层(RDL)无法直接沉积在塑封材料上；2)采用旋涂介电材料，难以做到与芯片表面齐平；3)芯片主动面金属焊盘的防止有机物污染问题等。而且，根据该专利介绍的基本方法，堆叠4层以上芯片是难以实现的。美国专利US8872350B2(ShigenorlSawachi等)介绍了两种填充存储芯片间空隙并形成芯片层间电连接通道方法。如图3所示，1为散热片(亦是载板)；2为芯片；6为RDL；9为芯片层间电互连；4为绝缘介电质；13为对外连接终端(锡球)。第一种方法是塑封后激光钻孔。该方法对普通半导体芯片封装可以实施，但不能用于用16nm(或以下)工艺制造的高端存储芯片，因为这类高端存储芯片的节距在50μm左右，激光钻孔不能施用于具有这么小节距的芯片；第二种方法将是一很困难的(深度盲孔填充)，且昂贵的(因采用很厚的光敏介电质(100μm左右)作为芯片间填充材料)制造技术。该专利提供的方法制造成本高，且难以实现大规模量产。因此，目前在大容量存储器堆叠技术上存在的缺陷是：堆叠效率低、多层堆叠技术难以实现，以及难以大规模量产。
技术实现思路
有鉴于此，本专利技术实施例提供一种半导体存储器及其制作方法，以解决现有技术中半导体存储器件堆叠效率低、多层堆叠技术难以实现，以及难以大规模量产的技术问题。第一方面，本专利技术实施例提供了一种半导体存储器，包括：自下而上依次堆叠的至少两个存储芯片组，上下相邻的两个所述存储芯片组的重布线层通过层间导电柱电连接，且位于最下方的存储芯片组的重布线层与对外连接凸块电连接；所述存储芯片组包括依次堆叠的至少两个存储芯片，以及位于所述至少两个存储芯片下方的复合绝缘层，所述至少两个存储芯片包封为一体结构，所述重布线层设置在所述复合绝缘层中，所述至少两个存储芯片的层内导电柱错开预设角度，以分别与所述重布线层电连接。第二方面，本专利技术实施例还提供了一种半导体存储器的制作方法，包括：在载板自下而上依次制作至少两个存储芯片组，以及制作层间导电柱，所述层间导电柱分别与上下相邻的两个所述存储芯片组的重布线层电连接,且位于最上方的存储芯片组的重布线层与对外连接凸块电连接；其中在制作任一存储芯片组时，包括如下步骤：将所述至少两个存储芯片依次堆叠，所述至少两个存储芯片的层内导电柱错开预设角度；将所述至少两个存储芯片包封为一体结构，且将所述层内导电柱露出；在所述一体结构上方形成复合绝缘层，所述复合绝缘层中形成有重布线层，所述重布线层与所述层内导电柱电连接。本专利技术实施例提供的半导体存储器及其制作方法，通过将至少两个存储芯片依次堆叠组成存储芯片组，其中至少两个存储芯片的层内导电柱错开预设角度，分别与重布线层电连接；并将至少两个存储芯片组依次堆叠组成存储器，其中上下相邻的两个存储芯片组的重布线层通过层间导电柱电连接，实现了存储器的大容量和高集成度，有效提高了存储器的堆叠效率，并且降低了堆叠难度。附图说明图1为现有技术提供的二维扇出型晶圆级封装技术的存储器的结构示意图；图2为现有技术提供的基于芯片堆叠扇出型晶圆级技术的存储器的结构示意图；图3为现有技术提供的第三种存储器的结构示意图；图4本专利技术实施例提供的一种半导体存储器的剖面结构示意图；图5为本专利技术实施例提供的一种半导体存储器的载板的俯视示意图及在载板上涂覆临时键合胶的剖面结构示意图；图6为本专利技术实施例提供的一种在存储器晶圆上形成第一存储芯片的俯视示意图和剖面结构示意图；图7为本专利技术实施例提供的一种在存储器晶圆上形成第二存储芯片的俯视示意图和剖面结构示意图；图8a为本专利技术实施例提供的切割存储器晶圆形成多个第一存储芯片的剖面结构示意图；图8b为本专利技术实施例提供的切割存储器晶圆形成多个第二存储芯片的剖面结构示意图；图9a、图9b和图9c为本专利技术实施例提供的在载板上制作第一存储芯片和第二存储芯片的结构示意图；图10为本专利技术实施例提供的对形成有第一存储芯片和第二存储芯片的载板进行固封，形成固封层的剖面结构示意图；图11为本专利技术实施例提供的对固封层进行减薄的剖面结构示意图；图12为本专利技术实施例提供的在固封层上形成下部绝缘层的剖面结构示意图；图13为本专利技术实施例提供的在下部绝缘层上形成重布线层的剖面结构示意图；图14为本专利技术实施例提供的在重布线层上形成上部绝缘层的剖面结构示意图；图15为本专利技术实施例提供的形成层间导电柱的剖面结构示意图；图16为本专利技术实施例提供的在层间导电柱之间制备一体结构的剖面结构示意图；图17为本专利技术实施例提供的对第二层存储芯片组进行固封，形成固封层的剖面结构示意图；图18为本专利技术实施例提供的对第二层存储芯片的固封层进行减薄的剖面结构示意图；图19为本专利技术实施例提供的形成第二层存储芯片组的下部绝缘层的剖面结构示意图；图20为本专利技术实施例提供的形成第二层存储芯片组的重布线层和上部绝缘层的剖面结构示意图；图21为本专利技术实施例提供的形成层间导电柱的剖面结构示意图；图22为本专利技术实施例提供的形成四个存储芯片组的剖面结构示意图；图23为本专利技术实施例提供的在复合绝缘层上制作对外连本文档来自技高网...

【技术保护点】
一种半导体存储器，其特征在于，包括自下而上依次堆叠的至少两个存储芯片组，上下相邻的两个所述存储芯片组的重布线层通过层间导电柱电连接，且位于最下方的存储芯片组的重布线层与对外连接凸块电连接；所述存储芯片组包括依次堆叠的至少两个存储芯片，以及位于所述至少两个存储芯片下方的复合绝缘层，所述至少两个存储芯片包封为一体结构，所述重布线层设置在所述复合绝缘层中，所述至少两个存储芯片的层内导电柱错开预设角度，以分别与所述重布线层电连接。

【技术特征摘要】
1.一种半导体存储器，其特征在于，包括自下而上依次堆叠的至少两个存储芯片组，上下相邻的两个所述存储芯片组的重布线层通过层间导电柱电连接，且位于最下方的存储芯片组的重布线层与对外连接凸块电连接；所述存储芯片组包括依次堆叠的至少两个存储芯片，以及位于所述至少两个存储芯片下方的复合绝缘层，所述至少两个存储芯片包封为一体结构，所述重布线层设置在所述复合绝缘层中，所述至少两个存储芯片的层内导电柱错开预设角度，以分别与所述重布线层电连接。2.根据权利要求1所述的半导体存储器，其特征在于，所述至少两个存储芯片的主动面的朝向相同，且所述主动面上设置有焊盘，所述焊盘与所述层内导电柱电连接。3.根据权利要求1所述的半导体存储器，其特征在于，每个所述存储芯片组包括二个、三个或四个存储芯片。4.根据权利要求3所述的半导体存储器，其特征在于，所述存储芯片组内的至少两个存储芯片的层内导电柱错开90°或180°。5.根据权利要求1所述的半导体存储器，其特征在于，所述复合绝缘层包括上部绝缘层和下部绝缘层，以及位于所述上部绝缘层和下部绝缘层之间的重布线层，所述层内导电柱通过下部绝缘层中的第一通孔与所述重布线层电连接，所述重布线层通过上部绝缘层中的第二通孔与所述层间导电柱电连接。6.根据权利要求5所述的半导体存储器，其特征在于，所述上部绝缘层和所述下部绝缘层为有机光敏材料制成...

【专利技术属性】
技术研发人员：陆原，陈峰，
申请(专利权)人：华进半导体封装先导技术研发中心有限公司，
类型：发明
国别省市：江苏;32