本发明专利技术的实施方式提供一种能够抑制存储单元晶体管的劣化的半导体存储装置及存储器系统。实施方式的半导体存储装置具有第1及第2动作模式，且具备存储单元晶体管与字线。对于存储单元晶体管，在删除数据的情况下，施加删除脉冲，在写入数据的情况下，施加编程脉冲。在处于第1动作模式时，施加第1期间的删除脉冲或编程脉冲。在处于第2动作模式时，施加比第1期间长的第2期间的删除脉冲或编程脉冲。
【技术实现步骤摘要】
[相关申请]本申请享有以日本专利申请2015-175763号(申请日：2015年9月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体存储装置及存储器系统。
技术介绍
作为半导体存储装置，已知NAND(NotAND，与非)型闪速存储器。
技术实现思路
本专利技术的实施方式提供一种能够抑制存储单元晶体管的劣化的半导体存储装置及存储器系统。实施方式的半导体存储装置具有第1动作模式及第2动作模式，且具备存储单元晶体管、及连接于存储单元晶体管的字线。在删除存储单元晶体管的数据的情况下，向存储单元晶体管施加删除脉冲。在向存储单元晶体管写入数据的情况下，向存储单元晶体管施加编程脉冲。在处于第1动作模式时，施加第1期间的删除脉冲或编程脉冲。在处于第2动作模式时，施加比第1期间长的第2期间的删除脉冲或编程脉冲。附图说明图1是第1实施方式的存储器系统的框图。图2是第1实施方式的半导体存储装置的框图。图3是第1实施方式的存储器系统中的、普通擦除模式时的各种信号的时序图。图4是第1实施方式的存储器系统中的、慢速擦除模式时的各种信号的时序图。图5是表示第1实施方式的半导体存储装置中的删除动作的流程图。图6是表示第1实施方式的半导体存储装置中的、施加删除脉冲时的各配线的电压的时序图。图7是表示第2实施方式的半导体存储装置中的、删除动作时的删除循环次数与删除脉冲的关系的曲线图。图8是第3实施方式的存储器系统中的、普通编程模式时的各种信号的时序图。图9是第3实施方式的存储器系统中的、慢速编程模式时的各种信号的时序图。图10是表示第3实施方式的半导体存储装置中的写入动作的流程图。图11是表示第3实施方式的半导体存储装置中的、普通编程模式时的各配线的电压的时序图。图12是表示第3实施方式的半导体存储装置中的、慢速编程模式时的各配线的电压的时序图。图13是表示第4实施方式的半导体存储装置中的、写入动作时的编程循环次数与编程脉冲的关系的曲线图。图14是表示第5实施方式的第1例的、存储器系统中的暂停擦除时的存储器系统的动作的流程图。图15是表示第5实施方式的第1例的、存储器系统中的暂停擦除时的信号的收发与删除动作的关系的时序图。图16是表示第5实施方式的第2例的、存储器系统中的暂停擦除时的信号的收发与删除动作的关系的时序图。图17是表示第6实施方式的半导体存储装置中的、虚拟数据写入动作时的页面状态的图。图18是表示第6实施方式的存储器系统中的、虚拟数据写入动作时的信号的收发与写入动作的关系的时序图。图19是表示第7实施方式的第1例的、存储器系统中的删除动作时的控制器的动作的流程图。图20是表示第7实施方式的第2例的、存储器系统中的写入动作时的控制器的动作的流程图。具体实施方式以下，一面参照附图一面对实施方式进行说明。当进行该说明时，在所有附图中，对于相同的部分标注相同的参照符号。1.第1实施方式对第1实施方式的半导体存储装置及存储器系统进行说明。以下，作为半导体存储装置，列举在半导体衬底上二维配置有存储单元晶体管的平面式NAND型闪速存储器为例而进行说明。1.1关于构成1.1.1关于存储器系统的整体构成首先，使用图1，对本实施方式的存储器系统的整体构成进行说明。如图示般，存储器系统1具备NAND型闪速存储器100及控制器200。也可通过例如控制器200与NAND型闪速存储器100的组合而构成一个半导体存储装置，作为其例子，可列举如SDTM卡的存储卡、或SSD(solidstatedrive，固态驱动器)等。NAND型闪速存储器100具备多个存储单元晶体管，非易失地存储数据。NAND型闪速存储器100利用NAND总线与控制器200连接，基于来自控制器200的命令进行动作。也就是，NAND型闪速存储器100经由数据线DQ0～DQ7，与控制器200进行例如8比特的输入输出信号I/O的收发。输入输出信号I/O例如为数据、地址信号、及指令信号。另外，NAND型闪速存储器100从控制器200，接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读出使能信号REn。而且，NAND型闪速存储器100向控制器200，发送待命/忙碌信号R/Bn。芯片使能信号CEn是用来启动NAND型闪速存储器100的信号，在low电平下得到确证。指令锁存使能信号CLE是表示输入输出信号I/O为指令的信号，在high电平下得到确证。地址锁存使能信号ALE是表示输入输出信号I/O为地址的信号，在high电平下得到确证。写入使能信号WEn是用来将所接收到的信号向NAND型闪速存储器100内撷取的信号，每次从控制器200接收指令、地址、及数据等时，均在low电平下得到确证。因此，每次触发WEn，信号均被撷取到NAND型闪速存储器100中。读出使能信号REn是用来让控制器200从NAND型闪速存储器100读出各数据的信号。例如读出使能信号REn是在low电平下得到确证。待命/忙碌信号R/Bn是表示NAND型闪速存储器100是否为忙碌状态(是不能从控制器200接收指令的状态还是能从控制器200接收指令的状态)的信号，在为忙碌状态时成为low电平。控制器200响应来自主机设备的命令，对NAND型闪速存储器100下达数据的读出、写入、删除等命令。另外，管理NAND型闪速存储器100的存储空间。控制器200具备主机接口电路210、内置存储器(RAM：Random-AccessMemory，随机访问存储器)220、处理器(CPU：CentralProcessingUnit，中央处理器)230、缓冲存储器240、NAND接口电路250、及ECC电路260。主机接口电路210经由控制器总线与主机设备连接，负责与主机设备的通讯。而且，将从主机设备接收到的命令及数据分别传送到处理器230及缓冲存储器240。另外，响应处理器230的命令，将缓冲存储器240内的数据传送到主机设备。NAND接口电路250经由NAND总线与NAND型闪速存储器100连接，负责与NAND型闪速存储器100的通讯。而且，将从处理器230接收到的命令传送到NAND型闪速存储器100，另外，在写入时将缓冲存储器240内的写入数据传送到NAND型闪速存储器100。进而，在读出时，将从NAND型闪速存储器100读出的数据传送到缓冲存储器240。处理器230对控制器200整体的动作进行控制。例如，在从主机设备接收到写入命令时，响应该命令，向NAND型闪速存储器100输出写入命令。在读出及删除时也相同。而且，处理器230执行耗损均衡等用来管理NAND型闪速存储器100的各种处理。进而，处理器230执行各种运算。例如，执行数据的加密处理或随机化处理等。ECC电路260执行数据的错误校正(ECC：ErrorCheckingandCorrecting，错误检查与校正)处理。内置存储器220例如为DRAM(DynamicRandomAccessMemory，动态随机访问存储器)等半导体存储器，作为处理器230的作业区域而使用。而且，内置存储器220保存用来管理NAND型闪速存储器100的固件、及本文档来自技高网...
【技术保护点】
一种半导体存储装置，其特征在于：是具有第1动作模式及第2动作模式的半导体存储装置；并且所述半导体存储装置具备：存储单元晶体管；以及字线，连接于所述存储单元晶体管；并且在删除所述存储单元晶体管的数据的情况下，向该存储单元晶体管施加删除脉冲；在向所述存储单元晶体管写入所述数据的情况下，向该存储单元晶体管施加编程脉冲；在处于所述第1动作模式时，施加第1期间的所述删除脉冲或所述编程脉冲；在处于所述第2动作模式时，施加比所述第1期间长的第2期间的所述删除脉冲或所述编程脉冲。
【技术特征摘要】
2015.09.07 JP 2015-1757631.一种半导体存储装置，其特征在于：是具有第1动作模式及第2动作模式的半导体存储装置；并且所述半导体存储装置具备：存储单元晶体管；以及字线，连接于所述存储单元晶体管；并且在删除所述存储单元晶体管的数据的情况下，向该存储单元晶体管施加删除脉冲；在向所述存储单元晶体管写入所述数据的情况下，向该存储单元晶体管施加编程脉冲；在处于所述第1动作模式时，施加第1期间的所述删除脉冲或所述编程脉冲；在处于所述第2动作模式时，施加比所述第1期间长的第2期间的所述删除脉冲或所述编程脉冲。2.根据权利要求1所述的半导体存储装置，其特征在于：在处于所述第1动作模式时，所述存储单元晶体管的背栅极与所述字线的电位差成为第1电位差；并且在处于所述第2动作模式时，使所述背栅极与所述字线的所述电位差成为比所述第1电位差小的第2电位差。3.根据权利要求1或2所述的半导体存储装置，其特征在于：所述第2动作模式下的所述删除脉冲的电位是比所述第1动作模式下的所述删除脉冲的电位小，且在施加所述删除脉冲的期间，使所述字线的电位比所述背栅极的电位小。4.根据权利要求1或2所述的半导体存储装置，其特征在于：所述第2动作模式下的编程脉冲的电位是比所述第1动作模式下的所述编程脉冲的电位小，且在施加所述编程脉冲的期间，使所述背栅极的电位比所述字线的电位小。5.根据权利要求1或2所述的半导体存储装置，其特征在于：在所述数据的删除时，将所述删除脉冲升压；并且所述第2动作模式下的所述删除脉冲的升压幅度是比所述第1动作模式下的所述删除脉冲的升压幅度大。6.根据权利要求1或2所述的半导体存储装置，其特征在于：在所述数据的写入时，将所述编程...
【专利技术属性】
技术研发人员：小玉枝梨华，岩井斎，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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