半导体存储器件及其操作方法技术

本发明专利技术提供了一种半导体存储器件及其操作方法。所述方法包括以下步骤：执行整体擦除操作以使选中的存储器单元块中的与偶数字线和奇数字线连接的所有存储器单元的每个阈值电压都低于第一目标电平；执行擦除操作以使与偶数字线连接的存储器单元的每个阈值电压低于第二目标电平，所述第二目标电平比第一目标电平更低；执行擦除操作以使与奇数字线连接的存储器单元的每个阈值电压低于第二目标电平。

【技术实现步骤摘要】
半导体存储器件及其操作方法相关申请的交叉引用本申请要求2011年12月22日提交的韩国专利申请No.10-2011-0140195的优先权，其全部内容通过引用合并于此。
本专利技术总体而言涉及一种半导体存储器件及其操作方法，更具体而言涉及一种针对擦除操作而设计的半导体存储器件及其操作方法。
技术介绍
半导体存储器件可以包括储存数据的存储器单元阵列，所述存储器单元阵列可以包括多个存储器单元块，存储器单元块又可以包括多个单元串，单元串中包括存储器单元。不同的单元串中所包括的存储器单元可以与多个字线连接，那些与同一字线连接的存储器单元可以称为页。因此，一个存储器单元块可以包括与字线相同数目的页。半导体存储器件可以对选自多个存储器单元块中的一个存储器单元块执行擦除操作。当将接地电压（约0V）施加到选中的存储器单元块的所有字线（浮置）并且将擦除电压施加到选中的存储器单元块的阱时，可以执行擦除操作。为了改善存储器单元的阈值电压分布，通过使用增量式步进脉冲擦除（ISPE）过程逐渐地升高擦除电压来执行擦除操作。尽管ISPE擦除操作有助于改善存储器单元的阈值电压分布，但是由于半导体存储器件的集成密度提高，在改善被擦除的存储器单元的阈值电压分布方面存在限制。
技术实现思路
本专利技术针对一种可以改善擦除阈值电压分布的半导体存储器件及其操作方法。本专利技术的一个实施例提供了一种操作半导体存储器件的方法，包括以下步骤：执行整体擦除操作以使选中的存储器单元块中的与偶数字线和奇数字线连接的所有存储器单元的每个阈值电压都变得比第一目标电平更低；执行擦除操作以使与所述偶数字线连接的存储器单元的每个阈值电压变得比第二目标电平更低；以及执行擦除操作以使与所述奇数字线连接的存储器单元的每个阈值电压变得比第二目标电平更低，其中所述第二目标电平比所述第一目标电平低。本专利技术的另一个实施例提供了一种半导体存储器件，包括：存储器单元块，所述存储器单元块包括与偶数字线和奇数字线连接的多个存储器单元；电路组，所述电路组被配置成对所述存储器单元执行擦除操作；以及控制电路，所述控制电路被配置成在擦除操作期间控制电路组以擦除与偶数字线和奇数字线连接的存储器单元。本专利技术的另一个实施例提供了一种半导体存储器件，包括：存储器单元块，所述存储器单元块包括与偶数字线和奇数字线连接的多个存储器单元；电路组，所述电路组被配置成对存储器单元执行擦除操作；以及控制电路，所述控制电路被配置成控制所述电路组以将所述存储器单元块中所包括的所有存储器单元的每个阈值电压都降低到最多第一目标电平、将与偶数字线连接的存储器单元的每个阈值电压降低到最多第二目标电平、以及将与奇数字线连接的存储器单元的每个阈值电压降低到最多第二目标电平，其中所述第二目标电平比所述第一目标电平低。附图说明通过参照附图详细描述本专利技术的各个实施例，本领域技术人员将会了解本专利技术的上述和其它特征以及优点，在附图中：图1是说明根据本专利技术的一个实施例的擦除方法的半导体存储器件的框图；图2是图1的存储器单元阵列的具体电路图；图3是说明根据本专利技术的一个实施例的擦除方法的流程图；以及图4A至图4C是示出采用根据本专利技术的一个实施例的擦除方法的存储器单元的阈值电压的曲线图。具体实施方式下面将参照附图更加全面地描述本专利技术，附图示出本专利技术的各个实施例。然而，本专利技术可以采用不同的方式来实施，而不应理解为限于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并且向本领域技术人员充分传达本专利技术的范围。图1是说明根据本专利技术的一个实施例的擦除方法的半导体存储器件的框图。参见图1，半导体存储器件可以包括存储器单元阵列110以及对控制电路组130-180进行控制的控制电路120，所述控制电路组130-180被配置成对存储器单元阵列110中所包括的存储器单元执行编程操作、读取操作或擦除操作，以根据输入数据来设置选中的存储器单元的阈值电压电平。在NAND快闪器件中，电路组可以包括电压发生电路130、行译码器140、页缓冲器组150、列选择电路160、输入/输出（I/O）电路170、以及通过/失败判定电路180。存储器单元阵列110可以包括多个存储器单元块，每个存储器单元块可以包括多个单元串，单元串中包括存储器单元，存储器单元又可以与多个字线连接。与同一字线连接的存储器单元可以称为页。每个存储器单元块的具体配置将参照图2描述。控制电路120可以响应于命令信号CMD而在内部输出编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE，以及用于对页缓冲器组150中所包括的页缓冲器进行控制所需的页缓冲器信号PBSIGNALS。控制电路120可以响应于地址信号ADD而在内部输出行地址信号RADD和列地址信号CADD。另外，控制电路120可以在编程操作或擦除验证操作期间响应于由通过/失败判定电路180输出的检查信号CS来判定选中的存储器单元的每个阈值电压是否达到目标电平，以及判定要再次执行编程操作或擦除操作还是编程操作或擦除操作完成。具体地，控制电路120可以根据编程操作、读取操作或擦除操作来控制电路组130、140、150、160、170和180。具体地，在擦除操作期间，控制电路120可以控制电路组130、140、150、160、170和180，使得在对偶数字线组或奇数字线组中所包括的存储器单元进行擦除之后对其余的字线组中所包括的存储器单元进行擦除。电压发生电路130可以响应于作为控制电路120的内部命令信号的操作信号PGM、READ和ERASE而将对存储器单元进行编程、读取或擦除所需的操作电压输出至全局线。当要对存储器单元编程时，电压发生电路130可以将编程操作所需的操作电压（例如，Vpgm、Vpass和Vread）输出至全局线。行译码器140可以响应于控制电路120的行地址信号RADD而将电压发生电路130所产生的操作电压传送至选中的存储器单元块的局部线DSL、SSL和WL[n:0]。页缓冲器组150可以检测存储器单元的编程状态或擦除状态，并且可以包括分别与存储器单元阵列110的位线BL连接的多个页缓冲器。页缓冲器组150可以响应于控制电路120所输出的页缓冲器信号PBSIGNALS而将用于在存储器单元阵列110的存储器单元中储存数据所需的电压施加至相应的位线BL。具体地，页缓冲器组150可以在存储器单元的编程操作、擦除操作或读取操作期间对位线BL预充电，或者锁存与存储器单元的阈值电压电平相对应的数据（可以根据位线BL的电压上的变化而检测到）。例如，在编程操作期间，页缓冲器组150可以根据输入至锁存器的数据而将诸如0V的编程允许电压或诸如Vcc的编程禁止电压施加至位线BL。在读取操作期间，页缓冲器组150可以检测位线BL根据储存在存储器单元中的数据而变化的电压，并且读取储存在存储器单元中的数据。在擦除操作期间，页缓冲器组150可以将诸如Vcc的擦除允许电压施加至位线BL。列选择电路160可以响应于控制电路120所输出的列地址信号CADD而经由列线CL来选择页缓冲器组150中所包括的页缓冲器、经由列线CL来接收锁存在选中的页缓冲器中的数据、以及将锁存的数据传送至通过/失败判定电路180。为了在编程操作期间将外部施加的数据DATA输入到页缓冲本文档来自技高网...

【技术保护点】
一种操作半导体存储器件的方法，所述方法包括以下步骤：执行整体擦除操作以使选中的存储器单元块中的与偶数字线和奇数字线连接的所有存储器单元的每个阈值电压都低于第一目标电平；执行擦除操作以使与所述偶数字线连接的存储器单元的每个阈值电压低于第二目标电平；以及执行擦除操作以使与所述奇数字线连接的存储器单元的每个阈值电压低于所述第二目标电平，其中，所述第二目标电平比所述第一目标电平更低。

【技术特征摘要】
2011.12.22 KR 10-2011-01401951.一种操作半导体存储器件的方法，所述方法包括以下步骤：执行整体擦除操作以使选中的存储器单元块中的与偶数字线和奇数字线连接的所有存储器单元的每个阈值电压都低于第一目标电平；执行擦除操作以使与所述偶数字线连接的存储器单元的每个阈值电压低于第二目标电平；以及执行擦除操作以使与所述奇数字线连接的存储器单元的每个阈值电压低于所述第二目标电平，其中，所述第二目标电平比所述第一目标电平更低。2.如权利要求1所述的方法，其中，所述整体擦除操作包括：重复第一擦除步骤、第一擦除验证步骤、以及擦除电压升高步骤，直到所述选中的存储器单元块的所有存储器单元的每个阈值电压都低于所述第一目标电平。3.如权利要求2所述的方法，其中，所述第一擦除步骤包括：将具有接地电平的电压施加至所述选中的存储器单元块的所有字线，并且将擦除电压施加至所述选中的存储器单元块的阱。4.如权利要求2所述的方法，其中，所述第一擦除验证步骤包括：对所述选中的存储器单元块的所有位线预充电、将第一验证电压施加至所述选中的存储器单元块的所有字线、以及通过在所述位线中检查所有存储器单元的状态来验证所有存储器单元的每个阈值电压是否都低于所述第一目标电平。5.如权利要求2所述的方法，其中，所述擦除电压升高步骤包括：当在所述第一擦除验证步骤中判定出所述存储器单元中的至少一个存储器单元的阈值电压不低于所述第一目标电平时，将擦除电压升高步进电压那么大。6.如权利要求1所述的方法，其中，对与所述偶数字线连接的存储器单元执行擦除操作的步骤包括：重复第二擦除步骤、第二擦除验证步骤、以及擦除电压升高步骤，直到与所述偶数字线连接的所有存储器单元的每个阈值电压都低于所述第二目标电平。7.如权利要求6所述的方法，其中，所述第二擦除步骤包括：将具有接地电平的电压施加至所述选中的存储器单元块的偶数字线、将其余的奇数字线浮置、以及将擦除电压施加至所述选中的存储器单元块的阱。8.如权利要求6所述的方法，其中，所述第二擦除验证步骤包括：对所述选中的存储器单元块的所有位线预充电、将与所述第二目标电平相对应的验证电压施加至所述偶数字线、将验证通过电压施加至其余的奇数字线、以及通过在所述位线中检查与所述偶数字线连接的存储器单元的状态来验证与所述偶数字线连接的存储器单元的每个阈值电压是否低于所述第二目标电平。9.如权利要求6所述的方法，其中，所述擦除电压升高步骤包括：当在所述第二擦除验证步骤中判定出与所述偶数字线连接的存储器单元中的至少一个存储器单元的阈值电压不低于所述第二目标电平时，将擦除电压升高步进电压那么大。10.如权利要求1所述的方法，其中，对与所述奇数字线连接的存储器单元执行擦除操作的步骤包括：重复第三擦除步骤、第三擦除验证步骤、以及擦除电压升高步骤，直到与所述奇数字线连接的所有存储器单元的每个阈值电压都低于所述第二目标电平。11.如权利要求10所述的方法，其中，所述第三擦除步骤包括：将具有接地电平的电压施加至所述选中的存储器单元块的奇数字线、将其余的偶数字线浮置、以及将擦除电压施加至所述选中的存储器单元块的阱。12.如权利要求10所述的方法，其中，所述第三擦除验证步骤包括：对所述选中的存储器单元块的所有位线预充电、将与所述第二目标电平相对应的验证电压施加至所述奇数字线、将验证通过电压施加至其余的偶数字线、以及通过在所述位线中检查与所述...

【专利技术属性】
技术研发人员：卢侑炫，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR