半导体存储装置及存储系统制造方法及图纸

本发明专利技术的实施方式提供一种可实现系统整体的性能提升的半导体存储装置及存储系统。一实施方式的半导体存储装置具备存储单元、及对存储单元按照第1指令进行写入操作的控制电路。写入操作包含第1操作及第2操作。控制电路使用第1电压使第1操作开始，使用比第1电压高的第2电压使第2操作开始，并且若在第1操作中接收到第2指令，则将第1状态的信号输出，若在第2操作中接收到第2指令，则将与第1状态不同的第2状态的信号输出。

【技术实现步骤摘要】

本专利技术的实施方式是关于一种半导体存储装置及存储系统。
技术介绍
已知有三维地排列存储单元而成的NAND型闪速存储器。
技术实现思路
本专利技术的实施方式是提供一种可实现系统整体的性能提升的半导体存储装置及存储系统。一实施方式的半导体存储装置具备存储单元、及对所述存储单元按照第1指令进行写入操作的控制电路。所述写入操作包含第1操作及第2操作。所述控制电路是使用第1电压使所述第1操作开始，使用比所述第1电压高的第2电压使所述第2操作开始，并且若在所述第1操作中接收到第2指令，则将第1状态的信号输出，若在所述第2操作中接收到所述第2指令，则将与所述第1状态不同的第2状态的所述信号输出。附图说明图1是第1实施方式的存储系统的框图。图2是第1实施方式的半导体存储装置的框图。图3是第1实施方式的半导体存储装置的存储单元阵列的电路图。图4是第1实施方式的半导体存储装置的读出单元的框图。图5(a)～5(c)是表示第1实施方式的半导体存储装置中的写入操作时的阈值分布变化。图6(a)及6(b)是表示第1实施方式的半导体存储装置中的写入操作时的字线电压的施加次数与施加电压的关系及写入操作的流程。图7是表示第1实施方式的半导体存储装置中的写入操作时的缓存的状态。图8是表示第1实施方式的半导体存储装置中的写入操作时的缓存的状态。图9是表示第1实施方式的半导体存储装置中的写入操作时的缓存的状态。图10是第1实施方式的半导体存储装置中的数据写入操作时的各种信号的时序图。图11是第1实施方式的半导体存储装置中的数据写入操作时的各种信号的时序图。图12是第1实施方式的半导体存储装置中的数据写入操作时的各种信号的时序图。图13是第1实施方式的半导体存储装置中的第1操作时的存储控制器与半导体存储装置的任务相关图。图14是第1实施方式的半导体存储装置中的第1操作时的各种信号的时序图。图15是第1实施方式的半导体存储装置中的第2操作时的各种信号的时序图。图16(a)、16(b')、16(b)、16(c)是表示第1实施方式的变化例的半导体存储装置中的写入操作时的阈值分布的变化的曲线图。图17是第1实施方式的变化例的半导体存储装置中的写入操作时的各种信号的时序图。图18是第1实施方式的变化例的半导体存储装置中的写入操作时的各种信号的时序图。图19是第2实施方式的半导体存储装置的框图。图20是第2实施方式的半导体存储装置中的第1操作时的存储控制器与半导体存储装置的任务相关图。图21是第2实施方式的半导体存储装置中的写入操作的流程图。图22是第2实施方式的半导体存储装置中的第2操作时的存储控制器与半导体存储装置的任务相关图。图23是第2实施方式的变化例的半导体存储装置中的第2操作时的存储控制器与半导体存储装置的任务相关图。具体实施方式一实施方式的半导体存储装置具备存储单元、及对存储单元按照第1指令进行写入操作的控制电路。写入操作包含第1操作及第2操作。控制电路是使用第1电压使第1操作开始，且使用比第1电压高的第2电压使第2操作开始，且若在第1操作中接收到第2指令，则将第1状态的信号输出，若在第2操作中接收到第2指令，则将与第1状态不同的第2状态的信号输出。以下，对实施方式的半导体存储装置，参照附图进行说明。在附图中，对于同一部分标注同一参照符号。＜第1实施方式＞作为半导体存储装置，列举3维堆叠型的NAND型闪速存储器为例进行说明。(1)半导体存储装置的构成[存储系统]对于包含第1实施方式的NAND型闪速存储器100的存储系统10的构成例，使用图1进行说明。如图1所示，存储系统10具备例如多个NAND型闪速存储器100、1个存储控制器200、及1个主机设备300。图及以下说明是基于NAND型闪速存储器100(100_0、1001)为2个的例子。也可以将1个或3个以上的存储器100连接于存储控制器200。各个NAND型闪速存储器100是具备多个存储单元，且可非易失性地存储数据。NAND型闪速存储器100的构成详情随后描述。存储控制器200是基于来自主机设备300的命令，对于NAND型闪速存储器100命令进行读出、写入(以下，也称为程序)、及擦除等。存储控制器200具备：主机接口电路201、存储器(RAM，Random-Access Memory(随机存取存储器))202、处理机(CPU、Central Processing Unit(中央处理器))203、缓冲存储器204、NAND接口电路205、及ECC(error correction code，错误检查和纠正)电路206。主机接口电路201是经由控制器总线而与主机设备300连接，且管理存储控制器200与主机设备300的通信。NAND接口电路205是经由NAND总线而与各NAND型闪速存储器100连接，且管理存储控制器200与NAND型闪速存储器100的通信。在与各个NAND型闪速存储器100连接的NAND总线上，被收发同种的信号。各NAND总线是传送输入输出信号、各种控制信号、及状态码信号。控制信号包含芯片启动信号CEn0及CEn1、允许写入信号WEn、允许读出信号REn、指令锁存使能信号CLE、地址锁存使能信号ALE、及写入保护信号WPn等。信号WEn、REn、CLE、ALE、及WPn是通过NAND型闪速存储器100_0及100_1而接收。另一方面，信号CEn0是通过NAND型闪速存储器100_0而接收，信号CEn1是通过NAND型闪速存储器100_1而接收。输入输出信号IO(IO＜7：0＞)是传送例如8位数据。信号IO包含例如指令、地址数据、及数据等。信号CEn(CEn0及CE1)若被断言，则将接收到该信号的NAND型闪速存储器100设为启动状态。允许写入信号WEn若被断言，则对接收到该信号的NAND
型闪速存储器100指示信号IO的撷取。信号REn若被断言，则对接收到该信号的NAND型闪速存储器100指示信号IO的输出。信号CLE是对接收到该信号的NAND型闪速存储器100指示撷取信号IO作为指令。信号ALE是对接收到该信号的NAND型闪速存储器100指示撷取信号IO作为地址数据。信号WPn若被断言，则对接收到该信号的NAND型闪速存储器100指示信号IO禁止撷取。状态码信号是表示NAND型闪速存储器100的各种状态。状态码信号包含例如就绪/忙碌信号RBn(RBn0及RBn1)、以及状态码信号CODE_PW1COMP等。信号RBn0是自NAND型闪速存储器100_0输出，信号RBn1是自NAND型闪速存储器100_1输出。存储控制器200可通过接收状态码信号，而获知各NAND型闪速存储器100的状态。CPU203是控制存储控制器200整体的运行。存储器202是例如DRAM(dynamic random access memory，动态随机存取存储器)等，且用作CPU230的操作区域。缓冲存储器204是暂时性地保持发送至存储器100的数据、及自存储器100所发送的数据。ECC电路206是使用错误纠正码，检查及纠正数据错误。[NAND型闪速存储器的构成]接着，对存储器100的构成，利用图2进行说明。如图2所示，存储器100包含内核部0与外围电路1。内核部0包含存储单元阵列111本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于具备：存储单元、及对所述存储单元按照第1指令进行写入操作的控制电路，所述写入操作包含第1操作和第2操作，所述控制电路是使用第1电压使所述第1操作开始，使用比所述第1电压高的第2电压使所述第2操作开始，并且若在所述第1操作中接收到第2指令，则将第1状态的信号输出，若在所述第2操作中接收到所述第2指令，则将与所述第1状态不同的第2状态的所述信号输出。

【技术特征摘要】
2015.06.12 JP 2015-1195511.一种半导体存储装置，其特征在于具备：存储单元、及对所述存储单元按照第1指令进行写入操作的控制电路，所述写入操作包含第1操作和第2操作，所述控制电路是使用第1电压使所述第1操作开始，使用比所述第1电压高的第2电压使所述第2操作开始，并且若在所述第1操作中接收到第2指令，则将第1状态的信号输出，若在所述第2操作中接收到所述第2指令，则将与所述第1状态不同的第2状态的所述信号输出。2.根据权利要求1所述的半导体存储装置，其特征在于：所述第1操作是对于所述存储单元的模糊写入，所述第2操作是对于所述存储单元的精细写入。3.根据权利要求1或2所述的半导体存储装置，其特征在于：所述控制电路是若所述第1操作结束，则使所述信号自所述第1状态变为所述第2状态。4.根据权利要求1或2所述的半导体存储装置，其特征在于：写入至所述存储单元的数据包含第1数据及第2数据，并且所述第1数据与所述第2数据是被分别地接收，所述第1及第2数据是保持至所述第1操作结束为止。5.根据权利要求1或2所述的半导体存储装置，其特征在于：所述控制电路是若在所述第1操作中接收到所述第2指令，则将所述...

【专利技术属性】
技术研发人员：常盘直哉，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP