非易失性存储器设备和具有应力减小的相应操作方法技术

一种非易失性存储器设备(20)，被提供有：存储器阵列(22)，所述存储器阵列(22)包括布置成行和列的存储器单元(1)，每个单元具有相应电流传导区(4、5)和控制栅极区(8)，并且同一行的存储器单元(1)的控制栅极区(8)被耦合到控制栅极端子(CG)并被偏置在相应控制栅极电压(VCG)；以及控制栅极解码器(26)，其用于根据将对存储器单元执行的操作，选择各行的控制栅极区并且将其偏置在相应控制电压(VCG)。存储器单元的电流传导区被布置在同一块体阱(24)内，并且控制栅极解码器(26)具有多个(N)驱动块(30)，所述多个驱动块中每个驱动块向所述阵列的相应多个(M)行提供控制栅极电压，并且所述多个驱动块被提供于相互分离且不同的相应偏置阱(31)中。

【技术实现步骤摘要】

本专利技术涉及非易失性存储器设备以及具有应力减小的相应操作方法。
技术介绍
非易失性存储器是已知的，例如闪速存储器，其中通过在存储器阵列被集成在其中的衬垫的块体上施加高偏压，特别地以便实现所谓的Fowler-Nordheim隧道效应来执行擦除操作。在页面模式闪速存储器的情况下，可以进一步“按页”来执行擦除操作，即涉及到阵列的同一行的所有存储器单元(memory cell)；在下文中，将对这种情况进行参考，但这并不暗示丧失任何一般性。图1以示例的方式示出了存储器单元1的晶体管结构，所述存储器单元1属于闪速型非易失性存储器设备(其在这里并未示出)的存储器阵列。存储器单元1在半导体材料的衬底2中提供，例如具有N型掺杂，该衬底2具有顶面2a；在衬底2中提供有阱3，在本示例中，具有P型掺杂，该阱3定义存储器单元1的块体bulk(B)。存储器单元1包括：源极区(S)4和漏极区(D)5，其被设计成定义晶体管的电流传导端子，并且其两者都是在阱3内提供，具有相反的掺杂，在本示例中是N型的；浮栅区(FG)6，设定在衬底2的顶面2a之上并通过隧道氧化物区7与后者衬底；以及控制栅极区(CG)8，其被设计成定义晶体管的控制端子CG并被设置在浮栅区6之上且通过栅极氧化物区9与浮栅区分离。在操作期间，存储在存储器单元1中的数据是基于存储在浮栅区6中的电荷QFG，并且存储器单元1的擦除要求通过从该浮栅区5提取电子来去除电荷QFG。通过在被连接到阱3的存储器单元1的块体端子B与被连接到控制栅极区8的存储器单元1的控制栅极端子CG之间施加高电场，来获得上述的电子提取，从而通过隧道氧化物区7激活Fowler-Nordheim隧道效应，并确定电子通过该隧道氧化物区7的迁移。特别地，通过在控制栅极端子CG与块体端子B之间施加高电位差，来生成擦除操作所需的高电场。在可能的实施方式中，控制栅极端子CG具有被设定于负高压值-HV(例如-10V)的控制电压VCG，并且块体端子B具有被设定于正高压值+HV(例如+10V)的块体电压VB。以在本文中并未详细地描述的已知方式，由被耦合到存储器阵列的适当解码电路(包括MOSFET)来产生偏压。如图2A中所示(其示出了存储器单元的漏极至源极电流IDS对比栅极至源极电压VGS的图示)，在擦除操作之后，存储在浮栅区6中的电荷QFG经历减少，从第一(负)值QFG'(存储器单元1处于已编程状态)变化至第二值，其在本示例中为零或正的QFG\，指示存储器单元1的“已擦除”状态；在擦除操作之后，发生阈值电压(一般地用Vth指定)的相应减小。在给定块体端子B的高偏压的情况下，上文所述的存储器单元1的操作可以在与存储器单元1共享同一块体的存储器单元中导致相当大程度的应力。此外，即使存储器设备中的晶体管(例如，上述解码电路中的MOSFET)具有高压特性(例如，其具有适当厚度的栅极氧化物和适当几何尺寸)，他们也不能在不经历损坏或故障的情况下耐受其自己的栅极、源极和漏极端子之间的最大电压。在已知闪存解决方案中，电压的此最大值是例如10V(即，其等于高压值HV)。当存储器单元1被选择用于擦除时(通过使控制电压VCG达到负高压值-HV，在本示例中为-10V，并且使块体电压VB达到正高压值+HV，在本示例中为+10V)，尚未被选择的其它存储器单元1的控制栅极端子可能并未由同一解码电路(且被相同MOSFET)驱动至高于0V的电压，以便在晶体管的端子之间产生高于高压HV(其表示可耐受的最大电压)的电压差。因此，在未被选择的存储器单元1中，由于在控制栅极端子(被设定为例如0V)与块体端子(在本示例中被设定为+10V)之间存在的在本示例中为+10V的高压而发生了电荷损耗的不期望现象，即所谓的“软擦除”。如图2B中所示，擦除操作因此必然伴有在用短划线表示的同样是未被选择存储器单元1的浮栅区6中存储的电荷QFG减少至包括在第一值QFG'与第二值QFG\之间的值QFG。已编程存储器单元因此为了防止存储数据的任何损失而要求周期性刷新操作，刷新频率取决于在其它行上执行的擦除周期的数目，在其期间所述存储器单元1仍未被选择。可以通过应用以下表达式，来将作用于未被选择存储器单元1上的软擦除应力量化：应力＝N·R·Ter其中，N是擦除周期的数目，R是在擦除周期中涉及到的行数，并且Ter是擦除脉冲的持续时间。为了减小一般地被定义为“块体应力”的此应力，已知的非易失性存储器解决方案设想将存储器阵列划分成许多扇区(所谓的“扇区化”)，其中每一扇区具有其自己的绝缘块体阱(在先前所示的示例中，该绝缘块体阱具有P型掺杂)。这样，在每个扇区中，在擦除期间发生的应力仅影响被关联到属于该扇区本身的行Rsec的存储器单元(Rsec＜R)。图3示出被划分成在物理上不同且在电学上被相互绝缘的多个扇区12的例如闪速型的非易失性存储器设备10的已知解决方案。每个扇区12包括自己的块体阱14，所述块体阱在N型的衬底2内提供，并且具有相反的掺杂类型(在本示例中，为P型掺杂)。各个块体阱14被相互绝缘。作为替换，可以在被掩埋在衬底2中的具有N型的相反掺杂的阱内提供块体阱14。每个扇区12还包括：相应的多行存储器单元1(在这里示意性地表示)，所述存储器单元1具有在相应块体阱14内提供的源极和漏极区(在这里未示出)，并却被布置成行(字线WL)和列(位线BL)；以及相应的本地控制栅极解码器16。特别地，同一行的存储器单元1的控制栅极端子CG被偏置在相同的控制栅极电压VCG，并且本地控制栅极解码器16被配置成适当地选择各个行的存储器单元1的控制栅极端子CG，并将其偏置在控制电压VCG的相应值，以使得能够在存储器阵列中实现编程、读取以及擦除操作。本地控制栅极解码器16相互不同并分离，并且提供于存储器阵列的相应扇区12中。每个扇区12还包括相应本地位线解码器18，其在这里示意性地示出，被配置成选择同一列的存储器单元1的漏极端子所连接到的本地位线BL并适当地对其进行偏置。用已知方式(在本文中并未详细地描述)，本地位线解码器18包括适当的选择晶体管19(在图3中示意性地示出)，其被由非易失性存储器设备10(在这里未示出)的控制器供应的整体地由SL指定的选择信号控制，并被设计成将本地位线BL耦合到存储器阵列的全局位线(所谓的“主位线”)，所述全局位线由MBL指定，且对于各种扇区12而言是公共的。然而，如已经指出的那样，使得能够减小由于擦除操作而引起的存储器单元1中的应力的存储器阵列的这种扇区化具有某些缺点。特别地，由于需要将各种块体阱14相互分离并进一步以不同且分离的方式提供用于行解码和偏置以及用于列解码和偏置的相应电路，扇区化必然伴有非易失性存储器设备10的面积占用的相当大的增加。因此要求在扇区12的数目(并因此被关联至每个扇区12的行数)与期望的块体应力减小之间达到折中。例如，已知的解决方案设想针对1MB存储器，提供八个120KB扇区(或四个256KB扇区)，每个扇区的行数等于512。很明显，随着每个扇区12中的行数增加(以防止面积的过度增加)，在所选行经受擦除时由于涉及扇区12内的所有未被选择行的擦除操作所引起的残余块体应力增加。因此，必须在任何情况下设想在擦除操作之后的存储器单元1的各行的刷新本文档来自技高网...

【技术保护点】
一种非易失性存储器设备(20)，包括：存储器阵列(22)，所述存储器阵列(22)包括布置成行和列的存储器单元(1)，每个存储器单元(1)被提供有相应电流传导区(4、5)和控制栅极区(8)，并且同一行的存储器单元(1)的所述控制栅极区(8)被耦合到控制栅极端子(CG)并被偏置在相应控制栅极电压(VCG)；以及控制栅极解码器(26)，所述控制栅极解码器(26)被配置成根据将对所述存储器单元(1)执行的操作，选择存储器阵列(22)的各行存储器单元(1)的所述控制栅极区(8)以及相应控制栅极端子(CG)并将其偏置在相应各控制电压(VCG)，其特征在于，所述存储器阵列(22)的存储器单元(1)的电流传导区(4、5)被布置在同一块体阱(24)内，所述块体阱(24)被设计成被偏置在块体电压(VB)，并且所述控制栅极解码器(26)包括多个(N)驱动块(30)，所述驱动块(30)被设计成向所述存储器阵列(22)的相应多个(M)行提供所述控制栅极电压(VCG)，并且被提供于相互分离且不同的相应偏置阱(31)中。

【技术特征摘要】
2015.05.27 IT 1020150000183931.一种非易失性存储器设备(20)，包括：存储器阵列(22)，所述存储器阵列(22)包括布置成行和列的存储器单元(1)，每个存储器单元(1)被提供有相应电流传导区(4、5)和控制栅极区(8)，并且同一行的存储器单元(1)的所述控制栅极区(8)被耦合到控制栅极端子(CG)并被偏置在相应控制栅极电压(VCG)；以及控制栅极解码器(26)，所述控制栅极解码器(26)被配置成根据将对所述存储器单元(1)执行的操作，选择存储器阵列(22)的各行存储器单元(1)的所述控制栅极区(8)以及相应控制栅极端子(CG)并将其偏置在相应各控制电压(VCG)，其特征在于，所述存储器阵列(22)的存储器单元(1)的电流传导区(4、5)被布置在同一块体阱(24)内，所述块体阱(24)被设计成被偏置在块体电压(VB)，并且所述控制栅极解码器(26)包括多个(N)驱动块(30)，所述驱动块(30)被设计成向所述存储器阵列(22)的相应多个(M)行提供所述控制栅极电压(VCG)，并且被提供于相互分离且不同的相应偏置阱(31)中。2.根据权利要求1所述的设备，其中，每个驱动块(30)包括相应的多个(M)驱动级(30')，所述多个驱动级中的每个驱动级被设计成向所述存储器阵列(22)的相应行提供控制栅极电压(VCG)，并且所述多个驱动级中的每个驱动级包括相应的MOSFET(M1-M4)；其中在所述偏置阱(31)的相应阱(31a、31b)中提供属于每个驱动块(30)的驱动级(30')的所述MOSFET(M1-M4)，所述相应阱(31a、31b)与属于其它驱动块的驱动级的MOSFET的阱分开且不同。3.根据权利要求2所述的设备，其中，所述驱动级(30)中的每个驱动级包括至少一个PMOS晶体管(M0；M1)和至少一个NMOS晶体管(M2；M3)，所述至少一个PMOS晶体管(M0；M1)和所述至少一个NMOS晶体管(M2；M3)具有接收偏压(GP)的公共的相应栅极端子以及被连接到输出端(30h)的公共的相应第一传导端子，所述输出端(30h)被设计成提供相应控制电压(VCG)；所述PMOS晶体管(M0；M1)和所述NMOS晶体管(M2；M3)被设计成根据所述偏压(GP)将在相应第二传导端子上接收到的相应传递电压(SP，DECS)传递到所述输出端(30h)上；以及其中，所述PMOS晶体管(M0；M1)和所述NMOS晶体管(M2；M3)被提供于相应阱(31a、31b)中，所述相应阱(31a、31b)对于同一驱动块的驱动级的所述PMOS晶体管和所述NMOS晶体管是共同的，而与其它驱动块的驱动级的所述PMOS晶体管和所述NMOS晶体管的所述阱是不同且分离的。4.根据前述权利要求中的任一项所述的设备，其中，所述控制栅极解码器(26)还包括为各种驱动块(30)所共用的选择和偏置级(34)，所述选择和偏置级(34)被配置成产生用于相应偏置阱(31)的偏压(VNW、VPW)，以便产生所述控制电压(VCG)。5.根据前述权利要求中的任一项所述的设备，其中，每个驱动块(30)包括相应MOSFET晶体管(M1-M4)，所述MOSFET晶体管(M1-M4)能够耐受最大工作电压(HV)，并且所述控制栅极解码器(26)被配置成在存储器阵列(22)中的擦除操作期间：-将存储器单元(1)的至少一个被选择行偏置在被设定于擦除值的相应控制电压(VCG)，所述相应控制电压(VCG)与所述块体电压(VB)不同，且电位差大于所述最大工作电压(HV)；以及-将未被选择用于擦除的所述存储器阵列(22)的其余各行偏置在被设定于应力减小值(VPP)的相应控制电压(VCG)，所述相应控制电压(VCG)的大小被相对于所述块体电压(VB)确定成减小作用于所述其余各行的存储器单元(1)上并容易引起已编程数据的不期望损失的应力。6.根据权利要求5所述的设备，其中所述擦除值与所述应力减小值(VPP)之间的电位差超过...

【专利技术属性】
技术研发人员：F·格兰德，A·希格诺瑞罗，S·帕加诺，M·吉亚奎恩塔，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：意大利;IT