存储器结构制造技术

本发明专利技术公开了一种存储器结构。此种存储器结构包括M个阵列区及N个接触区。M为等于或大于2的整数。N为等于或大于M的整数。阵列区分别耦接至接触区中的至少一者。接触区分别包括一个阶状结构及多个接触元件。该阶状结构包括交替叠层的多个导电层和多个绝缘层。这些接触元件分别连接至该阶状结构的导电层中的一者。彼此相邻的二个阵列区是由二个接触区在空间中分离，该二个接触区是分别耦接至该二个阵列区。

【技术实现步骤摘要】

本专利技术是关于一种半导体结构，特别是关于一种存储器结构。
技术介绍
半导体元件正逐渐地变得更密集且更小。随着这股潮流，各种三维(3D)存储器结构被发展出来。对于许多种存储器结构而言，仍可能作一些改进，以达成较低的电阻电容延迟(RCdelay)、较少的额外时间(overheadtime)、较简单的工艺及较低的成本等好处。
技术实现思路
本专利技术是关于一种存储器结构。根据一些实施例，此种存储器结构包括M个阵列区及N个接触区。M为等于或大于2的整数。N为等于或大于M的整数。M个阵列区分别耦接至N个接触区中的至少一者。N个接触区分别包括一个阶状结构及多个接触元件。阶状结构包括交替叠层的多个导电层和多个绝缘层。接触元件分别连接至阶状结构的导电层中的一者。M个阵列区中彼此相邻的二个阵列区是由N个接触区中的二个接触区在空间中分离，该二个接触区是分别耦接至该二个阵列区。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1为根据一实施例的存储器结构的示意图。图2及图3为绘示图1的区域A中的元件的透视示意图。图4为根据另一实施例的存储器结构的示意图。图5为根据又一实施例的存储器结构的示意图。【符号说明】102：基板104(1)～104(8)：阵列区106(1)～106(16)：接触区108：叠层110：导电层112：绝缘层114：串行116：阶状结构118：导电层120：绝缘层122、122(B)、122(T)：接触元件124：导线126：译码器206：接触区A：区域d12、d23：距离P(1)、P(2)：平面具体实施方式以下将参照所附图式，对于各种不同的实施例进行更详细的说明。须注意的是，为了清楚起见，图式中所示的各元件的相对比例可能不同于其实际上的相对比例。根据本专利技术实施例的存储器结构，包括M个阵列区及N个接触区。M为等于或大于2的整数。N为等于或大于M的整数，N较佳地大于3，更佳地大于7。M个阵列区分别耦接至N个接触区中的至少一者。N个接触区分别包括一个阶状结构及多个接触元件。阶状结构包括交替叠层的多个导电层和多个绝缘层。接触元件分别连接至阶状结构的导电层中的一者。M个阵列区中彼此相邻的二个阵列区是由N个接触区中的二个接触区在空间中分离，该二个接触区是分别耦接至该二个阵列区。请参照图1，其示出根据一实施例的存储器结构。在此一实施例中，M＝4且N＝8。如图1所示，阵列区104(1)～104(4)及接触区106(1)～106(8)可设置在存储器结构的一个基板102上。在此，N＝2M，且接触区106(1)～106(8)中的每二个接触区是设置在阵列区104(1)～104(4)中对应的一个阵列区的二侧。举例来说，耦接至阵列区104(1)的二个接触区106(1)、106(2)是设置在阵列区104(1)的二侧。耦接至阵列区104(2)的二个接触区106(3)、106(4)是设置在阵列区104(2)的二侧。耦接至阵列区104(3)的二个接触区106(5)、106(6)是设置在阵列区104(3)的二侧。类似地，耦接至阵列区104(4)的二个接触区106(7)、106(8)是设置在阵列区104(4)的二侧。彼此相邻的二个阵列区是由分别耦接至该二个阵列区的二个接触区在空间中分离。举例来说，阵列区104(1)和104(2)是由接触区106(2)、106(3)在空间中分离。阵列区104(2)和104(3)是由接触区106(4)、106(5)在空间中分离。阵列区104(3)和104(4)是由接触区106(6)、106(7)在空间中分离。存储器结构还可包括二个译码器126，例如X译码器，其中阵列区104(1)～104(4)和接触区106(1)～106(8)是设置在该二个译码器126之间。阵列区和接触区示例性的结构细节绘示于图2。在图2中只示出在图1的区域A中的部分阵列区104(1)及接触区106(1)～106(3)，且叙述内容将主要集中在阵列区104(1)及接触区106(1)。虽然如此，其他的阵列区及接触区可具有类似的结构型态。根据图2，存储器结构可应用在3D垂直通道NAND存储器，但本专利技术并不受限于此。请参照图2，阵列区104(1)可包括一个叠层108及多个串行114。叠层108包括交替叠层的多个导电层110和多个绝缘层112，并可设置在基板102上。导电层110可由金属、重掺杂的硅或类似材料制造而成，其中所述重掺杂的硅包括n型或p型的掺杂物，且掺杂浓度高于1020cm-3。叠层108可在X方向上延伸，且叠层108中的导电层110能够作为字线。阵列区104(1)可包括多个区块，其由字线层所定义。串行114穿过叠层108。如此一来，多个存储单元可形成在串行114和导电层110的交点。此外，多条串行选择线(未绘示)及多条位线(未绘示)可设置在串行114之上并连接至串行114，其中串行选择线可在X方向上延伸，位线可在Y方向方向上延伸。接触区106(1)包括一个阶状结构116及多个接触元件122。阶状结构116包括交替叠层的多个导电层118和多个绝缘层120，并可设置在基板102上。导电层118可由金属、重掺杂的硅或类似材料制造而成，其中所述重掺杂的硅包括n型或p型的掺杂物，且掺杂浓度高于1020cm-3。接触区106(1)～106(8)各者的阶状结构116和阵列区104(1)～104(4)中对应一者的叠层108可连续性地形成。更具体地说，叠层108和阶状结构116可以以相同的材料由相同的工艺制造而成。接触元件122分别连接至导电层118中的一者。分离二个相邻阵列区的二个接触区是彼此电性连接，但在空间中至少部分地分离。举例来说，如图3所示，不同接触区(图3中只示出接触区106(1)～106(3))的接触元件122可由设置在阵列区和接触区之上的导线124相连接。更具体地说，连接至同一层的导电层118的接触元件122，是由相同的导线124连接。导线124可由具有高导电性的材料制造而成，例如由金属制造而成。在图2及图3所示的实施例中，接触区106(2)和106(3)在空间中完全分离。在替代性的实施例中，接触区106(2)和106(3)可在空间中部分地分离。举例来说，在较低的几层的导电层118可以不被分离开来。现在请同时参照图1及图2，具体而言，所述N个接触区可包括一个第i接触区、一个第(i+1)接触区、一个第j接触区及一个第(j+1)接触区，其中i为1～(N-1)的奇数、j为2～(N-2)的偶数。第i接触区和第(i+1)接触区可以以镜像对称的方式设置，第j接触区和第(j+1)接触区可以以镜像对称的方式设置。举例来说，第一接触区106(1)和第二接触区106(2)是以镜像对称的方式设置，第二接触区106(2)和第三接触区106(3)是以镜像对称的方式设置。所述N个接触区可在第i接触区和第(i+1)接触区之间具有一距离di(i+1)、在第j接触区和第(j+1)接触区之间具有一距离dj(j+1)。二个相邻接触区之间的距离，被定义为最接近的一对接触元件122之间的距离。举例来说，如图2所示，第一接触区106(1)和第二接触区106(2)之间的距离d12被定义为接触区106本文档来自技高网...

【技术保护点】
一种存储器结构，包括：M个阵列区，其中M为等于或大于2的整数；以及N个接触区，其中N为等于或大于M的整数，该M个阵列区分别耦接至该N个接触区中的至少一者，该N个接触区分别包括：一个阶状结构，包括交替叠层的多个导电层和多个绝缘层；及多个接触元件，分别连接至该阶状结构的这些导电层中的一者；其中该M个阵列区中彼此相邻的二个阵列区是由该N个接触区中的二个接触区在空间中分离，该二个接触区是分别耦接至该二个阵列区。

【技术特征摘要】
1.一种存储器结构，包括：M个阵列区，其中M为等于或大于2的整数；以及N个接触区，其中N为等于或大于M的整数，该M个阵列区分别耦接至该N个接触区中的至少一者，该N个接触区分别包括：一个阶状结构，包括交替叠层的多个导电层和多个绝缘层；及多个接触元件，分别连接至该阶状结构的这些导电层中的一者；其中该M个阵列区中彼此相邻的二个阵列区是由该N个接触区中的二个接触区在空间中分离，该二个接触区是分别耦接至该二个阵列区。2.根据权利要求1所述的存储器结构，其中该二个接触区是彼此电性连接，但在空间中至少部分地分离。3.根据权利要求1所述的存储器结构，其中N＝2M，且该N个接触区中的每二个接触区是设置在该M个阵列区中对应的一个阵列区的二侧。4.根据权利要求3所述的存储器结构，其中该N个接触区在一个第i接触区和一个第(i+1)接触区之间具有一距离di(i+1)、在一个第j接触区和一个第(j+1)接触区之间具有一距离dj(j+1)，i为1～(N-1)的奇数，j为2～(N-2)的偶数，且其中di(i+1)＞dj(j+1)，且di(i+1)/dj(j+1)＞100。5.根据权利要求4所述的存储器结构，其中dj(j+1)小于1...

【专利技术属性】
技术研发人员：陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71