半导体器件制造技术

本发明专利技术提供一种半导体器件，其目的为实现具有非易失性存储器的半导体器件的小型化。存储单元(MC)具有栅绝缘膜(GIt)、控制栅电极(CG)、盖绝缘膜(CP1)、盖层(CP2)、栅绝缘膜(GIm)及存储栅电极(MG)。层叠型电容元件(CSA)具有：电容电极(CE2A)，由子电极(CE21A)和利用在子电极(CE21A)上以规定间隔配置且具有上表面以及侧面的凸台部(突起部)形成的子电极(CE22A)构成；电容绝缘膜(CZ2A)，沿着子电极(CE21A)的上表面及子电极(CE22A)的上表面和侧面形成；和电容电极(CE3A)，形成在电容绝缘膜(CZ2A)上。并且，控制栅电极以及子电极(CE21A)由导体膜(5)形成，盖层以及子电极(CE22A)由导体膜(7)形成，存储栅电极和电容电极由导体膜(9)形成。

【技术实现步骤摘要】

本专利技术涉及半导体器件，例如为能够很好地适用于具有非易失性存储单元的半导体器件。
技术介绍
一种半导体器件被广泛应用，该半导体器件具有：存储单元区域，在半导体衬底上形成有例如非易失性存储器等的存储单元等；外围电路区域，在半导体衬底上形成有例如由MISFET(MetalInsulatorSemiconductorFieldEffectTransistor:金属绝缘半导体场效应晶体管)等形成的外围电路。有时作为例如非易失性存储器而形成由使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金属氧化物-氮化物-氧化物半导体)膜的分裂栅型单元形成的存储单元的情况。该存储单元由具有控制栅电极的控制晶体管和具有存储栅电极的存储晶体管这2个MISFET形成。另外，存储晶体管的栅绝缘膜由例如包括氧化硅膜、氮化硅膜和氧化硅膜在内的被称为ONO(OxideNitrideOxide：氧化物-氮化物-氧化物)膜的层叠膜形成。而且，为了对非易失性存储器进行电写入或擦除动作，需要比从半导体器件的外部供给的电源电压更高的电压，因此在半导体器件的外围电路区域形成有包括电容元件在内的升压电路。另外，为了使电源稳定，在半导体器件中还内置有连接在半导体器件的电源布线(Vcc)与接地布线(Gnd)之间的旁路电容器(电容元件)。这些电容元件使用与存储单元的制造工艺之间的整合性好的PIP(PolysiliconInsulatorPolysilicon：多晶硅-绝缘体-多晶硅)电容元件。日本特开2009-99640号公报(专利文献1)公开了一种非易失性存储单元，其具有控制电极(与上述的控制栅电极对应)15、存储栅电极26以及设置于控制电极15与存储栅电极26之间以及半导体衬底10与存储栅电极26之间的层叠膜(与上述的ONO膜对应)。另外，也公开了由下部电极16、电容绝缘膜27以及上部电极23形成的电容元件。并且，公开了如下的制造方法：由多晶硅膜14形成存储单元的控制电极15和电容元件的下部电极16，由多晶硅膜20形成存储单元的存储栅电极26和电容元件的上部电极23，并由存储单元的层叠膜形成电容元件的电容绝缘膜27。日本特开2014-229844号公报(专利文献2)公开了具有控制栅电极(与上述的控制栅电极对应)15、存储栅电极26以及绝缘膜27a在内的非易失性存储单元。另外，还公开了由电极16、电容绝缘膜27以及电极23形成的电容元件。并且，公开了如下的制造方法：由导电膜CF1形成存储单元的控制电极15和电容元件的电极16，由导电膜CF2形成存储单元的存储栅电极26和电容元件的电极23，并由存储单元的绝缘膜27a形成电容元件的电容绝缘膜27。另外，公开了隔着电容绝缘膜27将电极23配置在电极16的侧壁上的构造。专利文献1：日本特开2009-99640号公报专利文献2：日本特开2014-229844号公报
技术实现思路
本专利技术的专利技术人研发的具有非易失性存储单元的半导体器件，在存储单元区域具有由控制栅电极、ONO膜以及存储栅电极构成的非易失性存储单元，在外围电路区域具有多个MISFET以及PIP电容元件。随着半导体器件的高功能化，存储单元、MISFET以及PIP电容元件等的元件数量越发地增加，半导体器件(半导体芯片)的尺寸越发增大。但是，为了满足组装有半导体器件的系统(电脑、手机等)小型化要求、或者为了半导体器件(半导体芯片)的制造成本降低，谋求半导体器件(半导体芯片)的小型化。其他课题和新颖特征根据本说明书的记载内容以及附图变得得以明确。根据一个实施方式，半导体器件具有存储单元和电容元件。存储单元具有控制栅电极、控制栅电极上的盖层和与控制栅电极相邻配置的存储栅电极。电容元件具有：第一电容电极，由板状的第一子电极和隔着第一绝缘膜形成在第一子电极上的多个凸台状的第二子电极构成；以及第二电容电极，隔着第二绝缘膜形成在相邻的第二子电极的侧面上。并且，控制栅电极和第一子电极由第一导体膜形成，盖层以及第二子电极由第二导体膜形成，存储栅电极以及第二电容电极由第三导体膜形成。根据一个实施方式，能够实现具有非易失性存储器的半导体器件的小型化。附图说明图1是示出实施方式1的半导体芯片的布局结构例的图。图2是实施方式1的半导体器件的要部(主要部分)剖视图。图3是实施方式1的层叠型电容元件的要部俯视图。图4是沿着图3的X1-X1’的要部剖视图。图5是沿着图3的Y1-Y1’的要部剖视图。图6是沿着图3的Y2-Y2’的要部剖视图。图7是实施方式1的半导体器件的制造工序中的要部剖视图。图8是实施方式1的半导体器件的制造工序中的要部剖视图。图9是实施方式1的半导体器件的制造工序中的要部剖视图。图10是实施方式1的半导体器件的制造工序中的要部剖视图。图11是实施方式1的半导体器件的制造工序中的要部剖视图。图12是实施方式1的半导体器件的制造工序中的要部剖视图。图13是实施方式1的半导体器件的制造工序中的要部剖视图。图14是实施方式1的半导体器件的制造工序中的要部剖视图。图15是实施方式1的半导体器件的制造工序中的要部剖视图。图16是实施方式1的半导体器件的制造工序中的要部剖视图。图17是实施方式1的半导体器件的制造工序中的要部剖视图。图18是实施方式2的层叠型电容元件的要部俯视图。图19是沿着图18的X2-X2’的要部剖视图。图20是沿着图18的Y3-Y3’的要部剖视图。图21是沿着图18的Y4-Y4’的要部剖视图。图22是实施方式2的半导体器件的制造工序中的要部剖视图。图23是实施方式2的半导体器件的制造工序中的要部剖视图。图24是实施方式2的半导体器件的制造工序中的要部剖视图。图25是实施方式2的半导体器件的制造工序中的要部剖视图。其中，附图标记说明如下：AMC、APL、APH、ACl、AC2活性区域CE1A、CE1B、CE2A、CE2B、CE3A、CE3B电容电极CE21A、CE22A、CE21B、CE22B子电极CG控制栅电极CHP半导体芯片CNT接触孔CP1盖绝缘膜CP2盖层CSA、CSB层叠型电容元件CZ1A、CZ1B、CZ2A、CZ2B电容绝缘膜DP虚设图案GEL、GEH栅电极GIm、GIt、GIH、GIL栅绝缘膜GRx、GRy格子MC存储单元MG存储栅电极MW、MWl、MW2、MW3、MW4金属布线NWl、NW2n型阱PG插塞电极PRl、PR2、PR3、PR4、PR5抗蚀膜PWl、PW2p型阱QH高耐压MISFETQL低耐压MISFETSLl、SL2狭缝SP间隔件SW侧墙间隔件(侧壁绝缘膜)1半导体衬底2元件分离区域(元件分离膜)3、4、6、8、14绝缘膜5、7、9导体膜(导电膜、导电层)10a、10bn-型半导体区域11a、11bn+型半导体区域12金属硅化物层13层间绝缘膜具体实施方式在以下的实施方式中，为了方便，必要时分成多个章节段落或实施方式进行说明，但除了特别明示的情况以外，它们并不是相互毫无关系的，而是一方为另一方的一部分或全部的变形例、详细情况、补充说明等的关系。另外，在下面的实施方式中，在提及要素的数等(包括个数、数值、量、范围等)的情况下，除了明确指出的情况以及原理上明确限定为特定的数的情况等之外，本文档来自技高网...

【技术保护点】
一种半导体器件，其具有形成于半导体衬底的第一区域的存储单元和形成于半导体衬底的第二区域的电容元件，其特征在于，所述存储单元具有：第一导体片，其隔着第一绝缘体片配置于所述半导体衬底的表面；第二导体片，其隔着第二绝缘体片配置于所述第一导体片上；第三导体片，其隔着第三绝缘体片配置于所述半导体衬底的表面，且隔着第四绝缘体片配置于所述第一导体片以及所述第二导体片的侧面；以及一对半导体区域，其以夹着所述第一导体片以及所述第三导体片的方式形成于所述半导体衬底的表面，所述电容元件具有：第四导体片，其形成于所述半导体衬底的表面上，且具有上表面；凸台状的多个第五导体片，其隔着第五绝缘体片配置于所述第四导体片上，在所述第四导体片之上具有上表面以及侧面；第六绝缘体片，其配置于所述第四导体片的上表面上以及所述第五导体片的侧面上；以及第六导体片，其隔着所述第六绝缘体片配置于相邻的所述第五导体片之间，所述第一导体片和所述第四导体片由第一导体膜形成，所述第二导体片和所述第五导体片由第二导体膜形成，所述第三导体片和所述第六导体片由第三导体膜形成。

【技术特征摘要】
2015.08.11 JP 2015-1588901.一种半导体器件，其具有形成于半导体衬底的第一区域的存储单元和形成于半导体衬底的第二区域的电容元件，其特征在于，所述存储单元具有：第一导体片，其隔着第一绝缘体片配置于所述半导体衬底的表面；第二导体片，其隔着第二绝缘体片配置于所述第一导体片上；第三导体片，其隔着第三绝缘体片配置于所述半导体衬底的表面，且隔着第四绝缘体片配置于所述第一导体片以及所述第二导体片的侧面；以及一对半导体区域，其以夹着所述第一导体片以及所述第三导体片的方式形成于所述半导体衬底的表面，所述电容元件具有：第四导体片，其形成于所述半导体衬底的表面上，且具有上表面；凸台状的多个第五导体片，其隔着第五绝缘体片配置于所述第四导体片上，在所述第四导体片之上具有上表面以及侧面；第六绝缘体片，其配置于所述第四导体片的上表面上以及所述第五导体片的侧面上；以及第六导体片，其隔着所述第六绝缘体片配置于相邻的所述第五导体片之间，所述第一导体片和所述第四导体片由第一导体膜形成，所述第二导体片和所述第五导体片由第二导体膜形成，所述第三导体片和所述第六导体片由第三导体膜形成。2.如权利要求1所述的半导体器件，其特征在于，所述第六导体片未延伸到所述第五导体片的上表面之上，而在所述第五导体片的侧面上具有端部。3.如权利要求1所述的半导体器件，其特征在于，所述第六导体片延伸到所述第五导体片的上表面之上，覆盖所述第五导体片的上表面。4.如权利要求3所述的半导体器件，其特征在于，所述第六绝缘体片延伸到所述第五导体片的上表面之上，所述第六导体片隔着所述第六绝缘体片覆盖所述第五导体片的上表面。5.如权利要求1所述的半导体器件，其特征在于，所述第三绝缘体片以及所述第六绝缘体片由包括氮化硅膜在内的第一绝缘膜形成。6.如权利要求1所述的半导体器件，其特征在于，所述第二绝缘体片以及所述第五绝缘体片由第二绝缘膜形成。7.如权利要求1所述的半导体器件，其特征在于，还具有：第一硅化物层，其形成于所述第二导体片的上表面；以及第二硅化物层，其形成于所述第三导体片的上表面。8.如权利要求1所述的半导体器件，其特征在于，还具有：第二半导体区域，其在所述第二区域形成于所述半导体衬底的表面；以及第七绝缘体片，其形成在所述第二半导体区域上，在俯视时，所述第二半导体区域的整个区域与所述第四导体片重合。9.一种半导体器...

【专利技术属性】
技术研发人员：茶木原启，阿部智，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP