半导体器件制造技术

描述了一种能够改善半导体器件的感测裕度的半导体器件。半导体器件可以包括多个区块、多个感测电路、多个连接电路和多个区块划分电路。区块被划分为上区和下区，并且由字线来激活。感测电路布置在多个区块之间的区域中并且被配置为感测/放大从多个区块施加的数据。连接电路被配置为对应于多个位线选择信号来控制区块与感测电路之间的连接。区块划分电路被配置为对应于多个区块选择信号来选择性地将上区的位线与下区的位线彼此连接。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年8月21日向韩国知识产权局提交的申请号为10-2015-0117926的韩国申请的优先权，其通过引用整体合并于此。
各种实施例总体涉及一种半导体器件，更具体地，涉及一种用于改善感测放大器的感测裕度(sensingmargin)的技术。
技术介绍
半导体器件的位线感测放大器可以被分类为具有开放式位线感测放大器结构或具有折叠式位线感测放大器结构。位线感测放大器的操作特性与位线电容Cb与单元电容Cs的比率或Cb/Cs相关联。半导体存储器件是高度集成的。由于单元电容Cs被减小，因此位线电容Cb的减小变得越来越重要。因此，需要高速操作的用于图形的DRAM采用将单元区块(mat)的大小减小为一半(1/2)的方法以将位线电容Cb减小为一半(1/2)。为了此目的，由于位线感测放大器和子字线驱动器的数目应该被增加两倍，因此单元效率可以被降低。为了进一步解释，注意半导体是从硅晶片制造来的。为了最大化从一个晶片可获得的半导体裸片的数目，关键的设计规则是通过设计架构的改变等来收缩芯片的技术或面积。在减小芯片的面积的一种方法中，包括多个存储单元的区块的大小可以被增大。当存储器的区块大小增大时，在区块之间使用的感测放大器的数目减少，使得最大化裸片的数目成为可能。然而，当存储器的区块大小增大时，每单位位线连接的存储单元的数目增加。即，布置在单位存储器的单元区块中的存储单元的数目增加。结果，连接到每个感测放大器的每个位线的单元的数目增加，使得减少感测放大器的数目成为可能。然而，感测放大器的位线的长度变长，导致位线的电容增大。在这种情况下，由于感测放大器的感测裕度减小，因此其成为不利于高速操作的因素。因此，所需要的是适用于改善感测放大器的裕度和/或现有技术的其它缺陷的半导体器件。
技术实现思路
本公开的各种实施例针对即使在区块大小增大时也确保感测放大器的感测裕度和操作速度。在本公开的实施例中，一种半导体器件可以包括多个区块、多个感测电路、多个连接电路和多个区块划分电路。区块被划分成上区和下区并且由字线来激活。感测电路布置在多个区块之间的区域中并且被配置为感测/放大从多个区块施加的数据。连接电路被配置为对应于多个位线选择信号来控制区块与感测电路之间的连接。区块划分电路被配置为对应于多个区块选择信号来选择性地将上区的位线和下区的位线彼此连接。根据实施例，可以减小感测放大器的位线的长度以改善位线负载。即使当区块的大小增大时，也有可能确保感测放大器的感测裕度和操作速度。附图说明图1是根据本公开的实施例的半导体器件的电路图；图2是用于控制半导体器件(例如，图1的半导体器件)中的每个信号的控制器的配置图；图3是根据本公开的实施例的半导体器件的配置图；以及图4是根据本公开的实施例的半导体器件的配置图。具体实施方式在下文中，将在下面通过实施例的各种示例来参照附图描述半导体器件。图1是根据本公开的实施例的半导体器件的电路图。如图1中所示，半导体器件可以包括多个区块101至105、多个感测电路121至125、以及多个连接电路151至155和161至164。多个区块101至105可以分别包括多个区块划分电路141至145。多个感测电路121至125中的每个可以包括多个感测放大器S/A。半导体器件可以被划分为多个存储体并且被驱动。多个存储体中的每个可以包括多个区块MAT101至105，该多个区块MAT101至105包括多个存储单元。即，存储单元阵列可以被划分为多个组的多个单位存储单元：区块101至区块105。这些区块101至105可以沿行方向和列方向布置成复数以形成多个区块行(区块块)和多个区块列。例如，各个区块101至105可以布置在具有512K、640K、768K、832K、1M、1.2M等各种大小的存储单元组中。512K的区块大小表示字线WL的数目为512而位线的数目为1024。在512K中，数字“512”等可以表示感测放大器S/A的每个位线连接的存储单元的数目。即，当区块大小为640K时，可以表示每个位线可以连接640K个存储单元。如果用于修复等的冗余字线被添加，则各个区块101至105的大小可以根据冗余字线的数目来增加。多个区块101至105中的每个可以被区块划分电路141至145中的每个划分为上区SUB1和下区SUB2。多个区块划分电路141至145可以通过区块选择信号MSA1至MSA5和MSB1至MSB5(MSAi和MSBi)来分别将多个区块101至105划分为上区SUB1和下区SUB2。在其中区块区域已经被区块划分电路141至145在垂直方向上划分的多个区块101至105中，行线可以通过字线WL0、WLn-1、WLn、WL2n-1、WL2n、WL3n-1……来选择。区块划分电路141可以包括NMOS晶体管171和172。NMOS晶体管171和172可以连接在上区SUB1与下区SUB2之间，并且通过其栅极端子来接收区块选择信号MSA1和MSB1。区块划分电路142可以包括NMOS晶体管173和174。NMOS晶体管173和174可以连接在上区SUB1与下区SUB2之间，并且通过其栅极端子来接收区块选择信号MSA2和MSB2。区块划分电路143可以包括NMOS晶体管175和176。NMOS晶体管175和176可以连接在上区SUB1与下区SUB2之间，并且通过其栅极端子来接收区块选择信号MSA3和MSB3。区块划分电路144可以包括NMOS晶体管177和178。NMOS晶体管177和178可以连接在上区SUB1与下区SUB2之间，并且通过其栅极端子来接收区块选择信号MSA4和MSB4。区块划分电路145可以包括NMOS晶体管179和180。NMOS晶体管179和180可以连接在上区SUB1与下区SUB2之间，并且通过其栅极端子来接收区块选择信号MSA5和MSB5。区块划分电路141至145可以分别通过多个区块选择信号MSA1至MSA5和MSB1至MSB5来选择性地将上区SUB1的位线对BL和/BL连接到下区的位线对BL和/BL。在多个NMOS晶体管171至180之中，第一组开关元件的NMOS晶体管171、173、175、177和179可以由区块选择信号MSA1至MSA5来控制。第二组开关元件的NMOS晶体管172、174、176、178和180可以由区块选择信号MSB1至MSB5来控制。区块101可以包括位于字线WL0和WLn-1与位线BL彼此交叉的区域中的存储单元130。区块102可以包括位于字线WLn和WL2n-1与位线BL彼此交叉的区域中的存储单元131和133。区块104可以包括位于字线WLn和WL2n-1与位线BL彼此交叉的区域中的存储单元132和134。多个存储单元130至134可以通过位线对BL(真实位线)和/BL(互补位线(BitLineBar))。在实施例中，在多个区块101至105之中，彼此不相邻的两个区块可以被字线WL同时激活。例如，当字线WLn被使能时，选中的两个区块131和132可以被激活。此外，感测电路121可以布置在区块101与区块102之间的区域中。感测电路122可以布置在区块102和103之间的区域中，感测电路123本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个区块，被划分为上区和下区并且由字线来激活；多个感测电路，布置在所述多个区块之间的区域中，并且被配置为感测或放大从所述多个区块施加的数据；多个连接电路，被配置为对应于多个位线选择信号来控制所述多个区块与所述多个感测电路之间的连接；以及多个区块划分电路，被配置为对应于多个区块选择信号来选择性地将上区的位线与下区的位线彼此连接。

【技术特征摘要】
2015.08.21 KR 10-2015-01179261.一种半导体器件，包括：多个区块，被划分为上区和下区并且由字线来激活；多个感测电路，布置在所述多个区块之间的区域中，并且被配置为感测或放大从所述多个区块施加的数据；多个连接电路，被配置为对应于多个位线选择信号来控制所述多个区块与所述多个感测电路之间的连接；以及多个区块划分电路，被配置为对应于多个区块选择信号来选择性地将上区的位线与下区的位线彼此连接。2.如权利要求1所述的半导体器件，其中，所述多个感测电路中的每个感测电路包括多个感测放大器和连接到一个感测放大器的一个位线对。3.如权利要求1所述的半导体器件，其中，在所述多个感测电路的每个感测电路中，一对位线中的连接到第一区块的一个位线用于读取或写入存储单元数据，而连接到第二区块的剩余位线用作参考。4.如权利要求1所述的半导体器件，其中，所述多个感测电路中的每个感测电路选择性地连接到位于通过控制所述多个连接电路而选中的感测放大器之上的下区或位于所述感测放大器之下的上区。5.如权利要求1所述的半导体器件，其中，所述多个连接电路中的每个连接电...

【专利技术属性】
技术研发人员：赵真熙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR