半导体器件制造技术

本发明专利技术涉及混合装配有逻辑电路和SRAM电路的系统LSI，特别是涉及减小漏电流，减小备用状态的功耗的半导体器件。在系统LSI中的逻辑电路上设置电源开关，在备用时，切断该开关以减小漏电流。同时，在SRAM电路中，控制衬底偏压以减小漏电流。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
本分案申请是基于申请号为02147101.0，申请日为2002年10月22日，专利技术名称为“半导体器件”的中国专利申请的分案申请。更具体说，本分案申请是基于申请号为201310146345.3，申请日为2002年10月22日(分案提交日为2013年4月24日)，专利技术名称为“半导体器件”的分案申请的再次分案申请。
本专利技术涉及混合装配逻辑电路和静态存储器(SRAM)的半导体器件。
技术介绍
在特开平7-86916号中，公开了在逻辑电路中设置电源开关，给构成逻辑电路的MOS晶体管加上背面栅极偏压的构成。此外，在特开平2000-207884号中，公开了对含有静态存储器的应对低电压动作的系统LSI的衬底偏压控制技术。在特开平2001-93275号中公开了在逻辑电路中设置逻辑电源，在存储器电路中设置存储器电源的构成。现在，人们广为制造把SRAM电路和逻辑电路集成于同一半导体芯片上边的被称之为系统LSI的半导体集成电路。在这里，所谓SRAM，指的是含有阵列状地排列起来的SRAM的存储单元和用来对该存储单元进行存取的外围电路的、仅仅用该电路就可以作为存储器起作用的电路。此外，所谓逻辑电路，指的是含有SRAM或动态存储器(DRAM)和非易失性存储器等的阵列状排列的存储单元和用来对存储单元进行存取的电路的存储器电路以外的、对输入进来的信号实施特定的处理并进行输出的电路。因此，即便是在逻辑电路中具有保持触发电路等的数据的电路也把它看作是逻辑电路的一部分。由于对系统LSI的低功耗的要求和LSI中的晶体管已经微细化，故LSI的电源电压已降低下来。例如，用0.13微米工艺，可以制造以电源电压1.2V动作的LSI。当电源电压降下来后，MOS晶体管的电流就会下降，电路性能将劣化。为了抑制该性能劣化，可以制造MOS晶体管的阈值电压降低的LSI。当MOS晶体管的阈值降低后，MOS晶体管的被称之为亚阈值电流的漏电流就会增加。漏电流在电路动作时和不动作时不关闭而继续流动。在备用状态的情况下，在SRAM中，虽然未进行读写动作，但是数据仍要继续保持。因此，在系统LSI的备用状态下的功耗是电路中的MOS晶体管的漏电流，当MOS晶体管的阈值电压下降后，备用状态的功耗增加。在这里，在系统LSI中，把逻辑电路不动作，SRAM电路保持数据的状态，叫做备用状态。在备用时，由于逻辑电路不动作，故对于逻辑电路来说，可以采用用开关切断电源的办法来减小漏电流。此外，由于SRAM的存储单元作成为触发电路构造，故漏电流比较小，此外，在现有的系统LSI中，由于要装载的SRAM电路的容量增大或者用阈值电压高的MOS晶体管制作SRAM的存储单元，故在SRAM电路中的漏电流不成其为问题。但是，当随着MOS晶体管的微细化的进步，在系统LSI中要装载大容量的SRAM、构成SRAM的存储单元的MOS晶体管的阈值电压下降后，就不能再忽视SRAM的存储单元中的漏电流。在逻辑电路中，虽然只要用开关切断电源就可以减小备用时的漏电流，但是由于在SRAM电路中，在备用状态下必须把数据保持起来，故不能切断电源，因而不能减小漏电流。此外，当低电压化的不断前进，MOS晶体管的阈值电压下降后，在SRAM电路中，为了对存储单元进行存取，附属电路中的漏电流就会增大。
技术实现思路
在本申请中要公开的专利技术之内代表性专利技术的概要如下。(1)在混合装配有逻辑电路和SRAM电路的LSI中，对MOS晶体管的衬底电位进行控制，使得在备用时，可以用开关切断逻辑电路的电源，减小SRAM电路的漏电流。(2)分割切断用来对SRAM电路内的存储单元进行存取的控制电路的电源以降低功耗。(3)对SRAM电路进行分割，在一部分的SRAM中在备用时保持数据，不保持数据的SRAM则切断电源，以减小漏电流。附图说明图1示出了应用本专利技术的系统LSI的逻辑电路和SRAM电路及其电源的关系的概略。图2是图1的系统LSI的布局的模式图。图3示出了图1所示电路中各个节点电位的变化。图4示出了图1中的控制电路CNTS的电路例。图5是用来使图1中电路的状态发生变化的信号波形图。图6示出了使之产生图5所示信号的电路例。图7示出了应用本专利技术的SRAM电路的内部构成与其电源的关系。图8示出了应用本专利技术的逻辑电路的构成。图9示出了应用本专利技术的系统LSI的晶体管的构造。图10示出了逻辑电路的开关的第1变形例。图11示出了图10所示的电路中的各个节点的电位的变化。图12示出了逻辑电路的开关的第2变形例。图13示出了逻辑电路的开关的第3变形例。图14是图13的应用例。图15示出了把降压电路应用于SRAM电路的情况。图16示出了图15所示的电路中的各个节点的电位的变化。图17是图16中的开关电路CNTV1的电路图。图18是图7的SRAM电路的第1变形例。图19是图7的SRAM电路的第2变形例。图20示出了把衬底偏压控制应用于逻辑电路的情况。图21示出了对SRAM电路部进行分割的第1变形例。图22示出了在图21中存在的构成SRAM电路的多个晶体管的构造。图23示出了图21的专利技术的系统的应用例。图24示出了对SRAM电路进行分割的第2变形例。图25示出了对SRAM电路进行分割的第3变形例。图26示出了图24中的电源控制电路CNTV2的电路构成例。具体实施方式<实施例1>图1概略地示出了应用本专利技术的系统LSI的逻辑电路和SRAM电路及其电源的关系。在图1中，作为混合装配LSI的CHIP具备：把来自外部的电源电位线VssQ和VddQ当作动作电位的输入输出电路IO(IO电路)；对数据执行规定处理的逻辑电路LOGIC；存储数据的静态存储器电路SRAM；在接地电位线Vss与逻辑电路的低电位一侧的动作电位供给线Vssl之间作为开关的nMOS晶体管N1；输入在备用状态期间输入的信号stby，输出被连接到N1的栅极电极上以控制N1的信号cntn的控制电路CNTS；当输入stby后对SRAM的衬底电位Vbn和Vbp进行控制的衬底偏压控制电路VBBC。以下在没有特别说明的情况下，把标有从Vdd开始的标记的电源定为供给高的电位(高电位)的电源，把标有从Vss开始的标记的电源定为供给低的电位(低电位)的电源。另外，供给IO电路的动作电位差(VssQ-VddQ)通常由标准决定，比本文档来自技高网...

【技术保护点】
一种半导体器件，具有：第一存储电路，包括多个第一SRAM单元，第二存储电路，包括多个第二SRAM单元，第一电源线，向上述第一存储电路和上述第二存储电路供给第一电压，以及第一开关电路，其耦合于上述第一存储电路和上述第一电源线之间，其中，上述第二存储电路直接耦合到上述第一电源线，以及其中，在向上述多个第一SRAM单元的第一电压的电源供给被第一开关电路切断的期间，上述多个第二SRAM单元从上述第一电源线被供给上述第一电压。

【技术特征摘要】
2001.10.23 JP 324357/20011.一种半导体器件，具有：
第一存储电路，包括多个第一SRAM单元，
第二存储电路，包括多个第二SRAM单元，
第一电源线，向上述第一存储电路和上述第二存储电路供给第一
电压，以及
第一开关电路，其耦合于上述第一存储电路和上述第一电源线之
间，
其中，上述第二存储电路直接耦合到上述第一电源线，以及
其中，在向上述多个第一SRAM单元的第一电压的电源供给被
第一开关电路切断的期间，上述多个第二SRAM单元从上述第一电源
线被供给上述第一电压。
2.根据权利要求1所述的半导体器件，还包括：
控制电路，其控制上述多个第二SRAM单元的MIS晶体管的衬
底电压。
3.根据权利要求2所述的半导体器件，其中，
上述控制电路没有耦合到上述第一存储电路。
4.根据权利要求2所述的半导体器件，其中，
在上述第一开关电路处于OFF状态的期间，上述控制电路控制
上述衬底电压，使得减少上述多个第二SRAM单元的MIS晶体管的
漏电流。
5.根据权利要求1所述的半导体器件，还包括：
总线，该总线耦合于上述第一存储电路和上述第二存储电路之
间，
其中，在上述第一开关电路变为上述OFF状态之前，将在上述
多个第一SRAM单元中保持的一部分信息传送到上述多个第二
SRAM单元。
6.根据权利要求1所述的半导体器件，其中，
上述多个第一SRAM单元的每个MIS晶体管的阈值电压小于上<...

【专利技术属性】
技术研发人员：山岡雅直，石橋孝一郎，松井重纯，長田健一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP