半导体器件制造技术

提供一种半导体器件如下。基板包括NMOS区域和PMOS区域。第一沟槽和第二沟槽设置在NMOS区域中。第一缓冲层设置在第一沟槽和第二沟槽中。应力体设置在第一沟槽和第二沟槽中并设置在第一缓冲层上。第一沟道区设置在第一沟槽和第二沟槽之间并设置在基板中。第一栅电极设置在第一沟道区域上。第三沟槽设置在PMOS区域中。第二缓冲层设置在第三沟槽中。第二沟道区域设置在第三沟槽中，设置在第二缓冲层上，并具有与基板不同的半导体材料。第二栅电极设置在第二沟道区域上。

【技术实现步骤摘要】

本专利技术构思涉及具有缓冲层的半导体器件以及形成该半导体器件的方法。
技术介绍
随着晶体管在尺寸上按比例缩小，其导通电流会降低。导通电流的降低会导致晶体管的操作速度降低。
技术实现思路
根据本专利技术构思的一示例性实施方式，提供一种半导体器件如下。基板包括NMOS区域和PMOS区域。第一沟槽和第二沟槽设置在NMOS区域中。第一缓冲层设置在第一沟槽和第二沟槽中。应力体(stressor)设置在第一沟槽和第二沟槽中并设置在第一缓冲层上。第一沟道区域设置在第一沟槽和第二沟槽之间并设置在基板中。第一栅电极设置在第一沟道区域上。第三沟槽设置在PMOS区域中。第二缓冲层设置在第三沟槽中。第二沟道区域设置在第三沟槽中，设置在第二缓冲层上，并具有与基板不同的半导体材料。第二栅电极设置在第二沟道区域上。根据本专利技术构思的一示例性实施方式，提供一种半导体器件如下。第一沟槽和第二沟槽设置在基板中。沟道区域设置在第一沟槽和第二沟槽之间并在基板中。栅电极设置在沟道区域上。缓冲层设置在第一沟槽和第二沟槽中。应力体设置在第一沟槽和第二沟槽中并设置在缓冲层上。根据本专利技术构思的一示例性实施方式，提供一种半导体器件如下。漏极区域和源极区域设置在基板中。沟槽设置在漏极区域和源极区域之间并设置在基板中。缓冲层设置在沟槽中。沟道区域设置在沟槽中，设置在缓冲层上，并具有与漏极区域和源极区域不同的半导体材料。栅电极设置在沟道区域上。根据本专利技术构思的一示例性实施方式，提供一种形成半导体器件的方法如下。在基板中形成第一沟槽和第二沟槽。在第一沟槽和第二沟槽中形成第一缓冲层。在第一缓冲层上形成应力体。在基板中且在第一沟槽和第二沟槽之间形成第一沟道区域。在第一沟道区域上形成第一栅电极。在基板中形成第三沟槽。在第三沟槽中形成第二缓冲层。在第二缓冲层上形成第二沟道区域。第二沟道区域包括与基板不同的半导体材料。在第二沟道区域上形成第二栅电极。根据本专利技术构思的一示例性实施方式，提供一种半导体器件如下。第一阱和第二阱设置在基板中。第一阱和第二阱通过器件隔离层彼此隔离。第一沟槽和第二沟槽设置在第一阱中。第一沟道区域设置在第一沟槽和第二沟槽之间并设置在基板中。第一栅电极设置在第一沟道区域上。第三沟槽设置在第二阱中。第二沟道区域设置在第三沟槽中。第二沟道区域由与第二阱不同的半导体材料形成。第二栅电极设置在第二沟道区域上。附图说明通过参照附图详细描述本专利技术构思的示例性实施方式，本专利技术构思的这些和其它的特征将变得更加明显，附图中：图1至图12是根据本专利技术构思的示例性实施方式的半导体器件的截面图；图13至图40是根据本专利技术构思的示例性实施方式的形成半导体器件的方法的截面图；以及图41和图42是根据本专利技术构思的示例性实施方式的电子设备的系统方框图。虽然一些截面图的对应平面图和/或透视图可以不被示出，但是这里示出的器件结构的截面图为沿着两个不同的方向(如可在平面图中示出的)和/或在三个不同的方向(如可在透视图中示出的)延伸的多个器件结构提供支持。所述两个不同的方向可以是彼此垂直的或可以不是彼此垂直的。所述三个不同的方向可以包括可垂直于所述两个不同的方向的第三方向。所述多个器件结构可以被集成到同一电子器件中。例如，当在截面图中示出器件结构(例如，存储器单元结构或晶体管结构)时，电子器件可以包括多个器件结构(例如，存储器单元结构或晶体管结构)，如将由该电子器件的平面图所示出的。所述多个器件结构可以布置成阵列和/或二维图案。具体实施方式下面将参照附图详细描述本专利技术构思的示例性实施方式。然而，本专利技术构思可以以不同的形式实施并且不应被解释为限于这里阐明的实施方式。在附图中，为了清晰，层和区域的厚度可以被夸大。还将理解，当一元件被称为“在”另一元件或基板“上”时，它可以直接在所述另一元件或基板上，或者也可以存在居间元件。还将理解，当一元件被称为“联接到”或“连接到”另一元件时，它可以直接联接到或连接到所述另一元件，或者也可以存在居间元件。相同的附图标记可以在整个说明书和附图中指代相同的元件。图1至图12是根据本专利技术构思的示例性实施方式的半导体器件的截面图。参照图1，根据本专利技术构思的示例性实施方式的半导体器件包括形成在包含NMOS区域和PMOS区域的基板21上的P阱23、N阱24、器件隔离层25、第一间隔物37、第一沟槽39T1、第二沟槽39T2、第三沟槽39T3、第一沟道区域27、第一缓冲层46、应力体47、欧姆接触层49、第二缓冲层57、第二沟道区域58、第一栅电介质层62、第一栅电极64、第一栅覆盖图案66、第二间隔物68、漏极区域69D、源极区域69S、第二栅电介质层74、第二栅电极77和第二栅覆盖图案78。第一缓冲层46包括第一下缓冲层43和第一上缓冲层45。第二缓冲层57包括第二下缓冲层54和第二上缓冲层56。P阱23、第一间隔物37、第一沟槽39T1、第二沟槽39T2、第一沟道区域27、第一缓冲层46、应力体47、欧姆接触层49、第二栅电介质层74、第二栅电极77和第二栅覆盖图案78形成在NMOS区域中。N阱24、第三沟槽39T3、第二缓冲层57、第二沟道区域58、第一栅电介质层62、第一栅电极64、第一栅覆盖图案66、第二间隔物68、漏极区域69D和源极区域69S形成在PMOS区域中。基板21可以包括Si、Ge、绝缘体上硅(SOI)、蓝宝石、玻璃、AlN、SiC、GaAs、InAs、石墨烯、CNT(碳纳米管)、塑料或其组合。例如，基板21可以是包含P型杂质的单晶硅晶片。第一沟道区域27设置在第一沟槽39T1和第二沟槽39T2之间。第一沟道区域27可以包括包含P型杂质的单晶硅。第一沟槽39T1的下部分和第二沟槽39T2的下部分是V形的。第一沟槽39T1的侧壁和第二沟槽39T2的侧壁是C形的。例如，左侧壁是“<”形的，右侧壁是“>”形的。应力体47可以在第一沟槽39T1和第二沟槽39T2中形成在第一缓冲层46上。第一缓冲层46围绕应力体47的底部和侧表面。应力体47可以由具有与第一沟道区域27不同的晶格常数的材料形成。应力体47可以包括具有比第一沟道区域27小的晶格常数的材料。例如，应力体47可以包括GaN。应力体47的上端与第一沟道区域27的上端基本上共平面。第一缓冲层46形成在第一沟槽39T1和第二沟槽39T2中。第一缓冲本文档来自技高网...

【技术保护点】
一种半导体器件件，包括：基板，包括NMOS区域和PMOS区域；第一沟槽和第二沟槽，设置在所述NMOS区域中；第一缓冲层，设置在所述第一沟槽和所述第二沟槽中；应力体，设置在所述第一沟槽和所述第二沟槽中并设置在所述第一缓冲层上；第一沟道区域，设置在所述第一沟槽和所述第二沟槽之间并设置在所述基板中；第一栅电极，设置在所述第一沟道区域上；第三沟槽，设置在所述PMOS区域中；第二缓冲层，设置在所述第三沟槽中；第二沟道区域，设置在所述第三沟槽中，设置在所述第二缓冲层上，并具有与所述基板不同的半导体材料；以及第二栅电极，设置在所述第二沟道区域上。

【技术特征摘要】
2014.12.04 KR 10-2014-01732781.一种半导体器件件，包括：
基板，包括NMOS区域和PMOS区域；
第一沟槽和第二沟槽，设置在所述NMOS区域中；
第一缓冲层，设置在所述第一沟槽和所述第二沟槽中；
应力体，设置在所述第一沟槽和所述第二沟槽中并设置在所述第一缓冲
层上；
第一沟道区域，设置在所述第一沟槽和所述第二沟槽之间并设置在所述
基板中；
第一栅电极，设置在所述第一沟道区域上；
第三沟槽，设置在所述PMOS区域中；
第二缓冲层，设置在所述第三沟槽中；
第二沟道区域，设置在所述第三沟槽中，设置在所述第二缓冲层上，并
具有与所述基板不同的半导体材料；以及
第二栅电极，设置在所述第二沟道区域上。
2.根据权利要求1所述的半导体器件，其中所述应力体包括具有比所述
第一沟道区域小的晶格常数的材料。
3.根据权利要求2所述的半导体器件，其中所述第一沟道区域包括Si
并且所述应力体包括GaN。
4.根据权利要求2所述的半导体器件，其中所述第一缓冲层包括
AlxGa1-xN(0<x≤1)渐变结构，其中Al含量朝向所述应力体向上地减少。
5.根据权利要求4所述的半导体器件，其中所述第一缓冲层包括：
第一下缓冲层；和
第一上缓冲层，设置在所述第一下缓冲层上，
其中所述第一下缓冲层包括AlN。
6.根据权利要求5所述的半导体器件，其中所述应力体和所述第一上缓
冲层之间的界面是水平的、凹入的或凸起的。
7.根据权利要求1所述的半导体器件，其中所述应力体的上表面高于或
低于所述第一沟道区域的上表面，或者与所述第一沟道区域的上表面共平
面。
8.根据权利要求1所述的半导体器件，还包括设置在所述应力体上的欧
姆接触层。
9.根据权利要求8所述的半导体器件，其中所述欧姆接触层包括InGaN
或金属硅化物。
10.根据权利要求1所述的半导体器件，其中所述第一沟槽、所述第二
沟槽和所述第三沟槽的下部分是V形的。
11.根据权利要求1所述的半导体器件，其中所述第一沟槽、所述第二
沟槽和所述第三沟槽的侧壁是C形的。
12.根据权利要求1所述的半导体器件，其中所述基板包括Si并且所述
第二沟道区域包括Ge。
13.根据权利要求1所述的半导体器件，其中所述第二缓冲层包括
SiyGe1-y(0<y≤1)渐变结构，其中Ge含量朝向所述第二沟道区域向上地增
加。
14.根据权利要求13所述的半导体器件，其中所述第二缓冲层包括：
第二下缓冲层；和
第二上缓冲层，设置在所述第二下缓冲层上，
其中所述第二下缓冲层包括外延Si层并且所述第二下缓冲层插置在所
述第二上缓冲层与所述第三沟槽的侧壁之间。
15.根据权利要求14...

【专利技术属性】
技术研发人员：李哉勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR