具有感测放大器的互补金属氧化物半导体（CMOS）动态随机存取存储器（DRAM）单元制造技术

描述了一种具有感测放大器的互补金属氧化物半导体（CMOS）动态随机存取存储器（DRAM）单元。在一个实施例中，该DRAM单元包括n型场效应晶体管（NFET）、p型场效应晶体管（PFET）、以及通过该NFET和PFET两者存取的储存电容器。位线对与DRAM单元耦接。具有单端读取路径的感测放大器通过所述位线中的仅一个位线读取DRAM单元中的数据，依赖于数据的写回路径通过所述位线中的任一个位线将数据写回到DRAM单元。感测放大器用于将数据写回到DRAM单元的位线依赖于数据的逻辑值。

【技术实现步骤摘要】
【专利摘要】描述了一种具有感测放大器的互补金属氧化物半导体（CMOS）动态随机存取存储器（DRAM）单元。在一个实施例中，该DRAM单元包括n型场效应晶体管（NFET）、p型场效应晶体管（PFET）、以及通过该NFET和PFET两者存取的储存电容器。位线对与DRAM单元耦接。具有单端读取路径的感测放大器通过所述位线中的仅一个位线读取DRAM单元中的数据，依赖于数据的写回路径通过所述位线中的任一个位线将数据写回到DRAM单元。感测放大器用于将数据写回到DRAM单元的位线依赖于数据的逻辑值。【专利说明】具有感测放大器的互补金属氧化物半导体(CMOS)动态随机存取存储器(DRAM)单元
本专利技术大体上涉及集成电路(IC)存储器器件，更具体地，涉及互补金属氧化物半导体(CMOS)动态随机存取存储器(DRAM)单元和感测放大器。
技术介绍
一种普遍知道的DRAM单元是使用单个晶体管来存取作为电荷储存在电容器中的数据的类型。由这些DRAM单元的阵列形成的存储器电路可以具有供该阵列的给定列中的所有单元使用的单个位线。以这种方式，储存在存储器电路中的DRAM单元之一中的数据可以响应于激活该单元的字线，通过其相应的位线被从该单元的电容器读取。部署在存储器电路中的单晶体管DRAM单元(每个单晶体管DRAM单元具有激活该单元的字线)在激活和不激活期间经受高水平的应力。这可以降低存储器电路的性能。特别地，每次这些单晶体管DRAM单元中的一个导通和截止，这些单元的相应字线可以具有大于2.0伏(V)的电压摆动。例如，考虑数字电路中所使用的可以用1.0V表示的“高”逻辑电平和可以用OV表示的“低”逻辑电平。为了确保从DRAM单元读出优良值(例如，从单元电容器到位线的大约70%的电荷的电荷转移)，通常通过该单元的字线将1.5V施加于与该单元相关联的晶体管以用于激活。因为DRAM单元经受电荷泄漏，所以通常在晶体管截止期间通过字线将-0.4V施加于该晶体管，以便最小化源极到漏极的泄漏。这个负电压将更牢固地使晶体管截止，从而使得它能够具有可接受的保持时间。晶体管的整个栅极上的促成这样的“牢固的”激活和截止的2V摆动对该晶体管造成了过度应力。CMOS DRAM单元是被提出来解决与部署其自己的字线的单晶体管DRAM单元相关联的字线摆动问题的一种DRAM。一种CMOS DRAM单元使用η型场效应晶体管(NFET)和ρ型场效应晶体管(PFET)来存取储存在电容器中的数据。由这些CMOS DRAM单元的阵列形成的存储器电路可以具有供该阵列的给定列中的所有单元使用的单个位线。以这种方式，储存在存储器电路中的CMOS DRAM单元之一中的电容器中的数据可以通过该单元的NFET或PFET被存取，并且可以响应于激活该单元的字线，通过与该单元相关联的位线被读取和写入。在存储器电路中被部署为具有激活NFET的字线和激活PFET的单独字线的CMOSDRAM单元在它们激活和不激活期间在晶体管的栅极处不经受引起高水平的应力的电压摆动。特别地，NFET处的字线在其激活和不激活期间将仅需要从负电压(例如，-0.35V)摆动到电源电压，而PFET在它激活和不激活期间将仅需要从正电压(例如，1.5V)摆动到地电势。与具有单个晶体管的DRAM单元相比，这种构造中的字线上的摆动减小。然而，这种类型的CMOS DRAM单元构造因为更多晶体管与它耦接而使得位线上的电容翻倍。这降低了电荷转移比率和相关联的位线信号。另外，当位线被预充电到地电势时，器件的绝缘硅(SOI)PFET本体泄漏低，从而使得截止电流退化并因此保持性退化。类似地，当位线被预充电到电源电压时，器件的S0INFET本体泄漏高，从而使得截止电流退化并因此保持性退化。由于以上原因，单位线构造与CMOS DRAM单元一起使用是不太可取的。
技术实现思路
在一个实施例中，公开了一种动态随机存取存储器(DRAM)单元。该DRAM单元包括位线对和储存电容器。通过第一字线选择的η型场效应晶体管(NFET)存取晶体管将储存电容器与位线对中的一个位线耦接。通过第二字线选择的P型场效应晶体管(PFET)存取晶体管将储存电容器与位线对中的另一个位线耦接。在本实施例中，来自位线对中的仅一个位线用于对储存电容器中的数据执行读取操作，来自位线对中的两个位线都用于对储存电容器执行依赖于数据(data-dependent)的写回操作。在第二实施例中，公开了一种电路。在该实施例中，该电路包括DRAM单元，该DRAM单元包括NFET、PFET以及通过NFET和PFET两者存取的储存电容器。该电路还包括由第一位线和第二位线形成的位线对，其中，第一位线与NFET稱接,第二位线与PFET稱接。该电路还包括感测放大器，该感测放大器仅通过第一位线读取DRAM单元中的数据，并通过第一位线或第二位线将数据写回到DRAM单元。第一位线用于将逻辑“O”值写回到DRAM单元，第二位线用于将逻辑“I”值写回到DRAM单元。在第三实施例中，存在一种存储器电路。在该实施例中，该存储器电路包括至少一个DRAM单元，该DRAM单元包括NFET、PFET以及通过NFET和PFET两者存取的储存电容器。该存储器电路还包括由第一位线和第二位线形成的位线对，其中，第一位线与NFET耦接，第二位线与PFET耦接。该存储器电路还包括感测放大器，该感测放大器具有单端读取路径和依赖于数据的写回路径，单端读取路径和依赖于数据的写回路径均与DRAM单元耦接。感测放大器仅通过第一位线读取DRAM单元中的数据，并通过第一位线和第二位线中的一个将数据写回到DRAM单元。第一位线用于将逻辑“O”值写回到DRAM单元，第二位线用于将逻辑“I”值写回到DRAM单元。【专利附图】【附图说明】图1示出根据本专利技术的实施例的具有互补金属氧化物半导体(CMOS)动态随机存取存储器(DRAM)单元的存储器电路的示意图；图2示出根据本专利技术的实施例的与图1中所描绘的CMOS DRAM单元中的一个一起使用的感测放大器的示意图；图3是示出根据本专利技术的实施例的图2中所描绘的感测放大器的操作的定时图；图4示出根据本专利技术的替代实施例的感测放大器的示意图；图5A-5B分别示出图2和图4中所描绘的感测放大器在对于图1中所描绘的CMOSDRAM单元读取和写入逻辑“ I ”值期间的操作的仿真；和图6A-6B分别示出图2和图4中所描绘的感测放大器在对于图1中所描绘的CMOSDRAM单元读取和写入逻辑“ O ”值期间的操作的仿真。【具体实施方式】参照图1，存在根据本专利技术的实施例的具有互补金属氧化物半导体(CMOS)动态随机存取存储器(DRAM)单元105的存储器电路100的示意图。每个CMOS DRAM单元105包括通过字线WLN选择的η型场效应晶体管(NFET)存取晶体管Tl和通过字线WLP选择的ρ型场效应晶体管(PFET)存取晶体管Τ2。储存电容器C在一端与NFET Tl和PFET Τ2两者耦接，在另一端与地耦接。位线对BLN和BLP通过存取晶体管(Tl和Τ2)中的一个与电容器C耦接。与普遍知道的CMOS DRAM单元构造中所使用的一个位线不同，两个位线的使用消除了与在位线上具有双倍电容相关联的问题。在一个实施例中，如图1所示，本文档来自技高网...

【技术保护点】
一种动态随机存取存储器（DRAM）单元，包括：位线对；储存电容器；通过第一字线选择的n型场效应晶体管（NFET）存取晶体管，将所述储存电容器与所述位线对中的一个位线耦接；以及通过第二字线选择的p型场效应晶体管（PFET）存取晶体管，将所述储存电容器与所述位线对中的另一个位线耦接；其中，来自所述位线对中的仅一个位线用于对所述储存电容器中的数据执行读取操作，来自所述位线对中的两个位线都用于对所述储存电容器执行依赖于数据的写回操作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：J·E·小巴尔赫，A·维哈博维奇，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US