多芯片结构制造技术

本发明专利技术实施例公开多芯片结构。其中一种多芯片结构可包括：交换机系统芯片；设置在所述交换机系统芯片周围的多个串并转换器芯片；以及多个芯片间接口，其中，所述多个芯片间接口用于将所述多个串并转换器芯片分别与所述交换机系统芯片相连接。实施本发明专利技术实施例，输入输出芯片可独立进行设计以最优化它们的性能，并且这些输入输出芯片可通过最合适的半导体工艺制造。

【技术实现步骤摘要】
本申请要求申请日为2015年8月17日，专利号为62/205,789的美国临时专利的优先权，该美国专利的全部内容均包含在本申请中。
本专利技术涉及半导体
，尤其涉及多芯片结构。
技术介绍
传统的交换机系统芯片(switchsystemonchip)通常包括串行器(serializer)电路/并行器(deserializer)电路(串并转换器)(SerDes)来将串行数据转换为并行数据或将并行数据转换为串行数据。为了满足下一代交换机系统芯片，串并转换器电路需要支持多个标准以满足系统的要求，然而，在交换机系统芯片中设计多标准的串并行转换器会引发许多问题。首先，每一个串并转换器电路的功率损耗不能同时达到最优，并且，串并行转换器电路需要额外的开销来支持同一电路中的不同标准(例如，不归零(Non-Return-To-Zero，NRZ)标准和脉冲幅度调制(Pulse-AmplitudeModulation，PAM)标准)。其次，所述交换机系统芯片采用先进的(advanced)互补金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor，CMOS)工艺制造，对核心电路而言，该CMOS工艺是最好的选择，但是对高速串并转换器并不是最优的。除此之外，交换机系统芯片的核心电路可通过低电源电压工艺制造，例如，具有0.75伏电源电压的10纳米(nm)工艺，但是，许多串并转换器应操作在宽的动态范围，因此，所述低电源电压工艺不是好的解决方案。
技术实现思路
本专利技术提供多芯片结构，可使输入输出芯片(例如，串并转换器)灵活独立进行设计和通过最合适的半导体工艺制造。本专利技术提供的一种多芯片结构，可包括：交换机系统芯片；设置在所述交换机系统芯片周围的多个串并转换器芯片；以及多个芯片间接口，其中，所述多个芯片间接口用于将所述多个串并转换器芯片分别与所述交换机系统芯片相连接。本专利技术提供的另一种多芯片结构可包括：交换机系统芯片；设置在所述交换机系统芯片周围的多个输入输出芯片；以及多个芯片间接口，其中，所述多个芯片间接口用于将所述多个输入输出芯片分别与所述交换机系统芯片相连接；其中，所述多个输入输出芯片包括至少一个串并转换器。本专利技术提供的多芯片结构中，输入输出芯片(例如，串并转换器)分别通过芯片间接口与系统芯片连接，而不是包括在系统芯片内部，因此，所述输入输出芯片和所述系统芯片可独立进行设计和制造。由此，本专利技术的输入输出芯片可独立进行设计以最优化它们的性能，并且这些输入输出芯片可通过最合适的半导体工艺制造。【附图说明】图1依据本专利技术的一个实施例示出了一个封装100。图2依据本专利技术的一个实施例示出了封装100的一部分。图3依据本专利技术的一个实施例示出了交换机系统芯片110、输入输出芯片120_1以及芯片间接口130_1的详细的结构。图4依据本专利技术的另一个实施例示出了封装400。【具体实施方式】接下面的描述为本专利技术预期的最优实施例。这些描述用于阐述本专利技术的大致原则而不应用于限制本专利技术。本专利技术的保护范围应在参考本专利技术的权利要求的基础上进行认定。在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限制于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决技术问题，基本达到技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下为实施本专利技术的较佳方式，目的在于说明本专利技术的精神而非用以限制本专利技术的保护范围，本专利技术的保护范围当视后附的权利要求所界定者为准。请参考图1，其依据本专利技术的一个实施例示出了封装100(包括多芯片结构)。如图1所示，封装100包括交换机系统芯片110，多个输入输出(IO)芯片120_1-120_4，以及多个芯片间接口(interface)130_1-130_4，其中，输入输出芯片120_1-120_4设置在交换机系统芯片110的四边(side)，并通过芯片间接口130_1-130_4分别与交换机系统芯片110相连。在本实施例中，封装100应用在物理网络开关中，例如，数据中心的架顶式(Top-of-Rack，ToR)开关。在该实施例中，输入输出芯片120_1-120_4中的每一个为串并转换器(在其他实施例中，输入输出芯片120_1-120_4中可部分为串并转换器)，用于将串行数据转换为并行数据和/或将并行数据转换为串行数据。除此之外，输入输出芯片120_1-120_4可支持至少两种以太网标准，其中，所述至少两种以太网标准包括但不限于，100G-baseSR4/CR4/KR4(25G*4)不归零标准,400G-baseSR16(25G*16)不归零标准,400G-baseLR8/CR8/KR8(50G*8)不归零标准，PAM-4标准,400G-baseLR4(100G*4)PAM-4标准,以及400G-baseLR2(200G*2)PAM-4/PAM-8/PAM-16标准中任一个，或者其他任意合适的调制标准。在一个实施例中，输入输出芯片120_1-120_4可通过至少两种不同的半导体工艺制造以最优它们的性能。例如，输入输出芯片120_1-120_4中的一个可通过低电源电压工艺(例如，具有0.75伏电源电压的10纳米工艺)制造，而输入输出芯片120_1-120_4中的另一个可通过其他具有更高电源电压的工艺制造。图2依据本专利技术的一个实施例示出了封装100的一部分。如图2所示，交换机系统芯片110和输入输出芯片120_1焊接/粘接(bonded)在封装基板220上，芯片间接口130_1为交换机系统芯片110和输入输出芯片120_1之间的电气布线。需要注意的是，图2所示的实施例仅用于示例性说明，在其他封装技术中，芯片间接口130_1可由其他的布线类型所构成。图3依据本专利技术的一个实施例示出了交换机系统芯片110、输入输出芯片120_1以及芯片间接口130_1的详细的结构。如图3所示，交换机系统芯片110包括至少一个去多路复用器(demultiplexer)312和多路复用器(multiplexer)314。输入输出芯片120_1包括接收机模拟前端电路(ReceiverAnalogFrontEndCircuit，RXAFE)331、去多路复用器332和333，时钟和数据恢复电路(ClockAndDataRecoveryCircuit，CDR)334、发射机驱动器(TransmitterDriver，TXDRV)335、多路复用器336和337、锁相环(Phase-LockedLoop，PLL)338。芯片间接口130_1包括多个传输线。在图3所示的电路运行时，对于图3的上半部分，输入输出芯片120_1将串行数据转换为并行数据，并通过芯片间接口13本文档来自技高网...

【技术保护点】
一种多芯片结构，其特征在于，包括：交换机系统芯片；设置在所述交换机系统芯片周围的多个串并转换器芯片；以及多个芯片间接口，其中，所述多个芯片间接口用于将所述多个串并转换器芯片分别与所述交换机系统芯片相连接。

【技术特征摘要】
2015.08.17 US 62/205,789;2016.02.23 US 15/050,4731.一种多芯片结构，其特征在于，包括：交换机系统芯片；设置在所述交换机系统芯片周围的多个串并转换器芯片；以及多个芯片间接口，其中，所述多个芯片间接口用于将所述多个串并转换器芯片分别与所述交换机系统芯片相连接。2.如权利要求1所述的多芯片结构，其特征在于，所述多个串并转换器芯片包括至少三个串并转换器芯片，所述至少三个串并转换器芯片设置在所述交换机系统芯片的不同边。3.如权利要求1或2所述的多芯片结构，其特征在于，所述多个串并转换器芯片包括四个串并转换器芯片，所述四个串并转换器芯片分别设置在所述交换机系统芯片四边。4.如权利要求1或2所述的多芯片结构，其特征在于，所述多个串并转换器芯片支持至少两种不同标准。5.如权利要求4所述的多芯片结构，其特征在于，所述至少两种不同标准包括不归零标准和脉冲幅度调制标准中的一个。6.如权利要求1或2所述的多芯片结构，其特征在于，所述多个串并转换器芯片通过不同的半导体工艺制造。7.如权利要求1或2所述的多芯片结构，其特征在于，所述多个串并转换器芯片中的其...

【专利技术属性】
技术研发人员：骆彦彬，鄞豪辉，游志青，苏耀群，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71