【技术实现步骤摘要】
相关申请的交叉引用本申请要求于2012年8月8日在韩国知识产权局提交的韩国专利申请N0.10-2012-0086926的优先权，其内容通过引用方式整体并入于此。
本专利技术构思的实施例涉及存储器装置，更具体地涉及非易失性存储器装置及对其命令执行进行控制的方法。
技术介绍
尽管一般都缩小了尺寸，但半导体产品仍需要处理大量的数据。因此，应该增加用于所述半导体产品的存储器装置的操作速度和集成度。为了满足该需求，已经开发了包括三维布置的存储器单元的三维(3D)半导体存储器装置。近来，已经提出了其存储器单元具有垂直沟道结构的垂直NAND闪速存储器装置。
技术实现思路
本专利技术构思的实施例提供了一种能够安全地对各命令的执行进行挂起和恢复的非易失性存储器装置。本专利技术构思的实施例还提供了一种包括该非易失性存储器装置的存储器系统。本专利技术构思的实施例还提供了一种对能够安全地进行挂起和恢复各命令的执行的非易失性存储器装置的命令执行进行控制的方法。本专利技术构思的技术目标不限于本公开。基于以下描述，其他目标对本领域的技术人员而言可以变得显而易见。根据本专利技术的一个方面...
【技术保护点】
一种非易失性存储器装置，包括：存储器单元阵列，其包括与字线和位线连接的多个存储器单元，所述存储器单元阵列被构造为存储数据；行解码器，其被构造为选择性地激活所述存储器单元阵列的串选择线、接地选择线和所述字线；页面缓冲器，其被构造为暂时存储外部数据并在编程操作期间根据所存储的数据将预定的电压施加到所述位线上，并且被构造为在读取操作或验证操作期间使用所述位线感测出在所述多个存储器单元当中所选择的存储器单元中存储的数据；以及控制逻辑，其被构造为控制所述行解码器和所述页面缓冲器，其中，在执行命令期间，当接收到对命令的执行的挂起请求时，将所述命令的执行被挂起时所提供的芯片信息备份到与所...
【技术特征摘要】
2012.08.08 KR 10-2012-00869261.一种非易失性存储器装置，包括: 存储器单元阵列，其包括与字线和位线连接的多个存储器单元，所述存储器单元阵列被构造为存储数据； 行解码器，其被构造为选择性地激活所述存储器单元阵列的串选择线、接地选择线和所述字线； 页面缓冲器，其被构造为暂时存储外部数据并在编程操作期间根据所存储的数据将预定的电压施加到所述位线上，并且被构造为在读取操作或验证操作期间使用所述位线感测出在所述多个存储器单元当中所选择的存储器单元中存储的数据；以及 控制逻辑，其被构造为控制所述行解码器和所述页面缓冲器， 其中，在执行命令期间，当接收到对命令的执行的挂起请求时，将所述命令的执行被挂起时所提供的芯片信息备份到与所述控制逻辑分离的存储空间。2.如权利要求1所述的非易失性存储器装置，其中当接收到对命令的执行的恢复请求时，取回存储在所述存储空间中的所述芯片信息，并基于所取回的芯片信息来恢复芯片状态。3.如权利要求1所述的非易失性存储器装置，其中所述命令的执行包括执行擦除命令或编程命令。4.如权利要求1所述的非易失性存储器装置，其中所述存储空间包括所述非易失性存储器装置外部的外部存储装置或存储器控制器。5.如权利要求4所述的非易失性存储器装置，其中当给出对所述命令的执行的挂起请求时，所述控制逻辑通过输入/输出电路将所述命令的执行被挂起时所提供的芯片信息存储在所述存储器控制器或·所述外部存储装置中，而当给出对所述命令的执行的恢复请求时，所述控制逻辑通过所述输入/输出电路从所述存储器控制器或所述外部存储装置中取回所述芯片信息，并基于所取回的芯片信息来恢复芯片状态。6.如权利要求5所述的非易失性存储器装置，还包括: 缓冲电路，其被构造为当给出对所述命令的执行的挂起请求时，从所述控制逻辑接收所述命令的执行被挂起时所提供的芯片信息，以缓存所述芯片信息，从而将所缓存的芯片信息提供给所述输入/输出电路，而当给出对所述命令的执行的恢复请求时，从所述输入/输出电路取回所述芯片信息，以缓存所述芯片信息，从而将所缓存的芯片信息提供给所述控制逻辑。7.如权利要求1所述的非易失性存储器装置，其中所述存储空间包括所述非易失性存储器装置中所包含的一个存储器单元阵列。8.如权利要求7所述的非易失性存储器装置，其中当给出对所述命令的执行的挂起请求时，所述控制逻辑通过所述页面缓冲器将所述命令的执行被挂起时所提供的芯片信息存储在所述存储器单元阵列中，而当给出对所述命令的执行的恢复请求时，所述控制逻辑通过所述页面缓冲器从所述存储器单元阵列取回所述芯片信息，并基于所取回的芯片信息来恢复芯片状态。9.如权利要求8所述的非易失性存储器装置，还包括: 缓冲电路，其被构造为当给出对所述命令的执...
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