非易失性存储器装置及控制挂起其命令执行的方法制造方法及图纸

本发明专利技术提供了非易失性存储器装置及控制挂起其命令执行的方法。非易失性存储器装置包括存储器单元阵列、行解码器、页面缓冲器和控制逻辑。存储器单元阵列包括与位线和字线连接的存储器单元，存储器单元阵列被构造为存储数据。行解码器被构造为选择性地激活存储器单元阵列的串选择线、接地选择线和字线。页面缓冲器被构造为暂时地存储外部数据并且在编程操作期间根据存储的数据将预定的电压施加到位线上，并且被构造为在读取操作或验证操作期间使用位线来感测出存储在所选存储器单元中的数据。控制逻辑被构造为控制行解码器和页面缓冲器。在执行命令期间，当接收到对各命令的执行的挂起请求时，芯片信息被备份到与控制逻辑分离的存储空间。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求于2012年8月8日在韩国知识产权局提交的韩国专利申请N0.10-2012-0086926的优先权，其内容通过引用方式整体并入于此。
本专利技术构思的实施例涉及存储器装置，更具体地涉及非易失性存储器装置及对其命令执行进行控制的方法。
技术介绍
尽管一般都缩小了尺寸，但半导体产品仍需要处理大量的数据。因此，应该增加用于所述半导体产品的存储器装置的操作速度和集成度。为了满足该需求，已经开发了包括三维布置的存储器单元的三维(3D)半导体存储器装置。近来，已经提出了其存储器单元具有垂直沟道结构的垂直NAND闪速存储器装置。
技术实现思路
本专利技术构思的实施例提供了一种能够安全地对各命令的执行进行挂起和恢复的非易失性存储器装置。本专利技术构思的实施例还提供了一种包括该非易失性存储器装置的存储器系统。本专利技术构思的实施例还提供了一种对能够安全地进行挂起和恢复各命令的执行的非易失性存储器装置的命令执行进行控制的方法。本专利技术构思的技术目标不限于本公开。基于以下描述，其他目标对本领域的技术人员而言可以变得显而易见。根据本专利技术的一个方面，非易失性存储器装置包括存储器单元阵列、行解码器、页面缓冲器和控制逻辑。存储器单元阵列包括与字线和位线连接的存储器单元，该存储器单元阵列被构造为存储数据。行解码器被构造为选择性地激活存储器单元阵列的串选择线、接地选择线和字线。页面缓冲器被构造为暂时存储外部数据并在编程操作期间根据所存储的数据将预定的电压施加到位线上，并且被构造为在读取操作或验证操作期间使用位线感测出存储在所选存储器单元中的数据。控制逻辑被构造为控制行解码器和页面缓冲器。在执行命令期间，当接收到对命令的执行的挂起请求时，将命令的执行被挂起时所提供的芯片信息备份到与控制逻辑分离的存储空间。当接收到对命令的执行的恢复请求时，可以取回存储在所述存储空间中的芯片信息，并且基于所取回的芯片信息来恢复芯片状态。命令的执行可以包括执行擦除命令或编程命令。存储空间可以包括非易失性存储器装置外部的外部存储装置或存储器控制器。当给出对命令的执行的挂起请求时，控制逻辑可以通过输入/输出电路将命令的执行被挂起时所提供的芯片信息存储在存储器控制器或外部存储装置中，而当给出对命令的执行的恢复请求时，控制逻辑可以通过输入/输出电路从存储器控制器或外部存储装置中取回芯片信息，并基于所取回的芯片信息来恢复芯片状态。非易失性存储器装置还包括缓冲电路，其被构造为当给出对命令的执行的挂起请求时，从控制逻辑接收命令的执行被挂起时所提供的芯片信息，以缓存芯片信息，从而将所缓存的芯片信息提供给输入/输出电路，而当给出对命令的执行的恢复请求时，从输入/输出电路取回芯片信息，以缓存芯片信息，从而将所缓存的芯片信息提供给控制逻辑。存储空间可以包括非易失性存储器装置中所包含的存储器单元阵列。当给出对命令的执行的挂起请求时，控制逻辑通过页面缓冲器将命令的执行被挂起时所提供的芯片信息存储在存储器单元阵列中，而当给出对命令的执行的恢复请求时，控制逻辑通过页面缓冲器从存储器单元阵列取回芯片信息，并基于所取回的芯片信息来恢复芯片状态。非易失性存储器装置还可以包括缓冲电路，其被构造为当给出对命令的执行的挂起请求时，从控制逻辑接收命令的执行被挂起时所提供的芯片信息，以缓存该芯片信息，从而将所缓存的芯片信息提供给页面缓冲器，而当给出对命令的执行的恢复请求时，从页面缓冲器取回芯片信息，以缓存该芯片信息，从而将所缓存的芯片信息提供给控制逻辑。非易失性存储器装置还可以包括缓冲电路，其被构造为存储命令的执行被挂起时所提供的芯片信息。非易失性存储器装置可以是垂直NAND闪速存储器装置。芯片信息包括以下中的至少一个:擦除脉冲电压、高电压脉冲、驱动磁芯的时间、执行擦除操作的循环次数、擦除模式中包括的单元操作、以及对存储器芯片的验证结果。根据本专利技术构思的另一方面，提供了一种对非易失性存储器装置的擦除操作进行控制的方法。该方法包括:进行包括正常擦除操作的命令的执行；确定是否输入挂起命令；当输入了挂起命令时，将所述命令的执行挂起；将命令的执行被挂起时所提供的芯片信息从控制逻辑备份到外部存储装置；进行除擦除操作以外的操作；将芯片信息从外部存储装置恢复到控制逻辑；以及响应于擦除开始命令，进行恢复擦除操作。根据专利技术构思的另一方面，提供了一种对非易失性存储器装置的擦除操作进行控制的方法。该方法包括:进行包括正常擦除操作的命令的执行；确定是否输入挂起命令；当输入了挂起命令时，将所述命令的执行被挂起时所提供的芯片信息从控制逻辑备份到与控制逻辑分离的存储空间；将所述命令的执行挂起；进行除正常擦除操作以外的操作模式；响应于恢复擦除开始命令，进行恢复擦除操作；以及将命令的执行被挂起时所提供的芯片信息从存储空间恢复到控制逻辑。【附图说明】根据以下结合附图的具体描述将会更加清楚地理解本专利技术构思的示例性实施例，其中在所有不同的视图中，相似的参考字符表示相同的部件。附图不一定是按比例绘制的，而是将重点放在示出本专利技术构思的原理。在附图中，图1是根据本专利技术构思的一个实施例的包括非易失性存储器装置的存储器系统的框图。图2是根据本专利技术构思的另一实施例的包括非易失性存储器装置的存储器系统的框图。图3是根据本专利技术构思的另一实施例的包括非易失性存储器装置的存储器系统的框图。图4是根据本专利技术构思的另一实施例的包括非易失性存储器装置的存储器系统的框图。图5是根据本专利技术构思的另一实施例的包括非易失性存储器装置的存储器系统的框图。图6是根据本专利技术构思的另一实施例的包括非易失性存储器装置的存储器系统的框图。图7是根据本专利技术构思的一个实施例的非易失性存储器装置的结构的透视图。图8是根据本专利技术构思的一个实施例的图7中示出的非易失性存储器装置的单元区域的透视图。图9和图10是示出了根据本专利技术构思的实施例的图8的单元区域中包括的单元晶体管的示例的透视图。图11是根据本专利技术构思的一个实施例的图7中示出的非易失性存储器装置的存储器单元阵列的一个示例的电路图。图12和图13是示出了根据本专利技术构思的实施例的非易失性存储器装置的擦除操作的流程图。图14和图15是示出了根据本专利技术构思的一个实施例的对非易失性存储器装置的擦除操作进行挂起处理和恢复处理的时序图。图16和图17是示出了根据本专利技术构思的另一实施例的对非易失性存储器装置的擦除操作进行挂起处理和恢复处理的时序图。图18和图19是示出了根据本专利技术构思的另一实施例的对非易失性存储器装置的擦除操作进行挂起处理和恢复处理的时序图。图20至图22示出了根据本专利技术构思的实施例的每个均包括非易失性存储器装置的存储器模块。图23是根据本专利技术构思的一个实施例的包括非易失性存储器装置的具有层叠结构的半导体装置的示意性透视图。图24是根据本专利技术构思的一个实施例的包括非易失性存储器装置的存储器系统的框图。图25是根据本专利技术构思的另一实施例的包括非易失性存储器装置和光链路的存储器系统的框图。图26是根据本专利技术构思的一个实施例的包括闪速存储器装置的信息处理系统的框图。图27是根据本专利技术构思的另一实施例的包括闪速存储器装置的信息处理系统的框图。【具体实施方式】现在将参照附图更加全面地描述各种实施例，附图中示出了本专利技术构本文档来自技高网...

【技术保护点】
一种非易失性存储器装置，包括：存储器单元阵列，其包括与字线和位线连接的多个存储器单元，所述存储器单元阵列被构造为存储数据；行解码器，其被构造为选择性地激活所述存储器单元阵列的串选择线、接地选择线和所述字线；页面缓冲器，其被构造为暂时存储外部数据并在编程操作期间根据所存储的数据将预定的电压施加到所述位线上，并且被构造为在读取操作或验证操作期间使用所述位线感测出在所述多个存储器单元当中所选择的存储器单元中存储的数据；以及控制逻辑，其被构造为控制所述行解码器和所述页面缓冲器，其中，在执行命令期间，当接收到对命令的执行的挂起请求时，将所述命令的执行被挂起时所提供的芯片信息备份到与所述控制逻辑分离的存储空间。

【技术特征摘要】
2012.08.08 KR 10-2012-00869261.一种非易失性存储器装置，包括: 存储器单元阵列，其包括与字线和位线连接的多个存储器单元，所述存储器单元阵列被构造为存储数据； 行解码器，其被构造为选择性地激活所述存储器单元阵列的串选择线、接地选择线和所述字线； 页面缓冲器，其被构造为暂时存储外部数据并在编程操作期间根据所存储的数据将预定的电压施加到所述位线上，并且被构造为在读取操作或验证操作期间使用所述位线感测出在所述多个存储器单元当中所选择的存储器单元中存储的数据；以及 控制逻辑，其被构造为控制所述行解码器和所述页面缓冲器， 其中，在执行命令期间，当接收到对命令的执行的挂起请求时，将所述命令的执行被挂起时所提供的芯片信息备份到与所述控制逻辑分离的存储空间。2.如权利要求1所述的非易失性存储器装置，其中当接收到对命令的执行的恢复请求时，取回存储在所述存储空间中的所述芯片信息，并基于所取回的芯片信息来恢复芯片状态。3.如权利要求1所述的非易失性存储器装置，其中所述命令的执行包括执行擦除命令或编程命令。4.如权利要求1所述的非易失性存储器装置，其中所述存储空间包括所述非易失性存储器装置外部的外部存储装置或存储器控制器。5.如权利要求4所述的非易失性存储器装置，其中当给出对所述命令的执行的挂起请求时，所述控制逻辑通过输入/输出电路将所述命令的执行被挂起时所提供的芯片信息存储在所述存储器控制器或·所述外部存储装置中，而当给出对所述命令的执行的恢复请求时，所述控制逻辑通过所述输入/输出电路从所述存储器控制器或所述外部存储装置中取回所述芯片信息，并基于所取回的芯片信息来恢复芯片状态。6.如权利要求5所述的非易失性存储器装置，还包括: 缓冲电路，其被构造为当给出对所述命令的执行的挂起请求时，从所述控制逻辑接收所述命令的执行被挂起时所提供的芯片信息，以缓存所述芯片信息，从而将所缓存的芯片信息提供给所述输入/输出电路，而当给出对所述命令的执行的恢复请求时，从所述输入/输出电路取回所述芯片信息，以缓存所述芯片信息，从而将所缓存的芯片信息提供给所述控制逻辑。7.如权利要求1所述的非易失性存储器装置，其中所述存储空间包括所述非易失性存储器装置中所包含的一个存储器单元阵列。8.如权利要求7所述的非易失性存储器装置，其中当给出对所述命令的执行的挂起请求时，所述控制逻辑通过所述页面缓冲器将所述命令的执行被挂起时所提供的芯片信息存储在所述存储器单元阵列中，而当给出对所述命令的执行的恢复请求时，所述控制逻辑通过所述页面缓冲器从所述存储器单元阵列取回所述芯片信息，并基于所取回的芯片信息来恢复芯片状态。9.如权利要求8所述的非易失性存储器装置，还包括: 缓冲电路，其被构造为当给出对所述命令的执...

【专利技术属性】
技术研发人员：郭东勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：